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參數(shù)資料
| 型號： | AX250-PQG208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 213/230頁 |
| 文件大?。?/td> | 6485K |
| 代理商： | AX250-PQG208I |
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Axcelerator Family FPGAs
v2.8
2-69
Sample Implementations
Frequency Synthesis
Figure 2-53 illustrates an example where the PLL is used
to multiply a 155.5 MHz external clock up to 622 MHz.
Note that the same PLL schematic could use an external
350 MHz clock, which is divided down to 155 MHz by the
FPGA internal logic.
Figure 2-54 illustrates the PLL using both dividers to
synthesize a 133 MHz output clock from a 155 MHz input
reference clock. The input frequency of 155 MHz is
multiplied by 6 and divided by 7, giving a CLK1 output
frequency of 132.86 MHz. When dividers are used, a
given ratio can be generated in multiple ways, allowing
the user to stay within the operating frequency ranges of
the PLL.
Figure 2-53 Using the PLL 155.5 MHz In, 622 MHz Out
Figure 2-54 Using the PLL 155 MHz In, 133 MHz Out
Delay Line
PLL
Delay Line
RefCLK
FB
/i
6
/j
6
CLK1
PowerDown
Lock
CLK2
FBMuxSel
5
DividerI
DelayLine
DividerJ
LowFreq
3
Osc
÷4
155.5 MHz
622 MHz
/i Delay
Match
/j Delay
Match
5
Delay Line
PLL
Delay Line
RefCLK
FB
/i
6
/j
6
CLK1
PowerDown
Lock
CLK2
FBMuxSel
DividerI
DelayLine
DividerJ
LowFreq
3
Osc
÷6
155 MHz
132.8 MHz
155 MHz
930 MHz
/7
Yes
/i Delay
Match
/j Delay
Match
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PDF描述 |
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