tDP
參數(shù)資料
型號： AX500-PQG208I
廠商： Microsemi SoC
文件頁數(shù)： 203/262頁
文件大?。?/td> 0K
描述： IC FPGA AXCELERATOR 500K 208QFP
標準包裝： 24
系列： Axcelerator
邏輯元件/單元數(shù)： 5376
RAM 位總計： 73728
輸入/輸出數(shù)： 115
門數(shù)： 500000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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Axcelerator Family FPGAs
Re vi s i on 18
2 - 31
LVTTL Output Drive Strength = 2 (12 mA) / High Slew Rate
tDP
Input Buffer
1.68
1.92
2.26
ns
tPY
Output Buffer
3.30
3.76
4.42
ns
tENZL
Enable to Pad Delay through the Output Buffer—Z to
Low
3.74
4.26
5.00
ns
tENZH
Enable to Pad Delay through the Output Buffer—Z to
High
3.06
3.49
4.10
ns
tENLZ
Enable to Pad Delay through the Output Buffer—Low
to Z
1.89
1.91
ns
tENHZ
Enable to Pad Delay through the Output Buffer—High
to Z
2.29
2.30
2.31
ns
tIOCLKQ
Sequential Clock-to-Q for the I/O Input Register
0.67
0.77
0.90
ns
tIOCLKY
Clock-to-output Y for the I/O Output Register and the
I/O Enable Register
0.67
0.77
0.90
ns
tSUD
Data Input Set-Up
0.23
0.27
0.31
ns
tSUE
Enable Input Set-Up
0.26
0.30
0.35
ns
tHD
Data Input Hold
0.00
ns
tHE
Enable Input Hold
0.00
ns
tCPWHL
Clock Pulse Width High to Low
0.39
ns
tCPWLH
Clock Pulse Width Low to High
0.39
ns
tWASYN
Asynchronous Pulse Width
0.37
ns
tREASYN
Asynchronous Recovery Time
0.13
0.15
0.17
ns
tHASYN
Asynchronous Removal Time
0.00
ns
tCLR
Asynchronous Clear-to-Q
0.23
0.27
0.31
ns
tPRESET
Asynchronous Preset-to-Q
0.23
0.27
0.31
ns
Table 2-22 3.3 V LVTTL I/O Module
Worst-Case Commercial Conditions VCCA = 1.425 V, VCCI = 3.0 V, TJ = 70°C (continued)
–2 Speed
–1 Speed
Std Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max. Units
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