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參數(shù)資料
| 型號： | BU-61703G4-102 |
| 廠商： | DATA DEVICE CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, MQFP72 |
| 封裝： | 1 X 1 INCH, GULL WING, PACKAGE-72 |
| 文件頁數(shù)： | 22/52頁 |
| 文件大?。?/td> | 367K |
| 代理商： | BU-61703G4-102 |
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29
TABLE FOR FIGURE 12. AUTO-CONFIGURATION – DMA READ TIMING
VALUE @ 5 Volts
VALUE @ 3.3 Volts
REF
DESCRIPTION
CLOCK
FREQUENCY
MIN
TYP
MAX
MIN
TYP
MAX
UNITS
20 MHz
50
ns
16 MHz
62.5
ns
12 MHz
83.3
ns
t1
MSTCLR high delay to DTREQ low
10 MHz
100
ns
t2
CLOCK IN rising to DTREQ low
ALL
40
ns
t3
DTREQ (low)-to-DTGRT delay time
ALL
10
s
t4
DTGRT low setup prior to CLOCK IN rising
ALL
10
ns
20 MHz
100
105
ns
16 MHz
113
118
ns
12 MHz
133
138
ns
t5
DTGRT falling to DTACK low
10 MHz
150
155
ns
t6
CLOCK IN rising to DTACK low
ALL
40
ns
t7
DTGRT hold time following DTACK falling
ALL
30
ns
20 MHz
200
ns
16 MHz
250
ns
12 MHz
333
ns
t8
DTACK low pulse width
10 MHz
400
ns
20 MHz
120
ns
16 MHz
157
ns
12 MHz
220
ns
t9
10 MHz
270
ns
t10
Data input hold time following sampling time
(see Note 1)
ALL
30
ns
t11
CLOCK IN rising to DTREQ, DTACK, and
MEMOE high
ALL
30
40
ns
20 MHz
1.6
ms
16 MHz
2.0
ms
12 MHz
2.7
ms
t12
RTACTIVE high delayed from DTACK high
(see Note 2)
10 MHz
3.2
ms
t13
CLOCK IN rising to RTACTIVE high
ALL
30
40
ns
Notes:
1: During Auto-Configuration the SSRT samples data three clock cycles following the falling edge of DTACK.
2: If self-test mode is not enabled, then RTACTIVE will go active high 1 clock cycle following the rising edge of DTACK.
If self-test is enabled then RTACTIVE will be delayed from going active high in accordance with ‘t12’.
35
47.5
68.3
85
65
77.5
98.3
115
35
47.5
68.3
85
65
77.5
98.3
115
Time for input data to become valid
following falling edge of DTACK
185
235
318
385
215
265
348
415
215
265
348
415
185
235
318
385
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PDF描述 |
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