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參數(shù)資料
| 型號： | BU-62743G4-590 |
| 廠商： | DATA DEVICE CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, CQFP72 |
| 封裝： | 1 INCH, CERAMIC, QFP-72 |
| 文件頁數(shù)： | 80/99頁 |
| 文件大?。?/td> | 578K |
| 代理商： | BU-62743G4-590 |
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Data Device Corporation
62743_pre7_noSA-DB.DOC
www.ddc-web.com
8-07-02
81
Table 63 Min/Max delayed read formulas
Type of read
Min time formula
Max time formula
ACE memory
(BAR0), double
word
13 x PCI_CLKperiod
+ 11 x ACE_CLKperiod
16 x PCI_CLKperiod
+ 14 x ACE_CLKperiod
ACE memory
(BAR0) single
word or ACE
register (BAR1,
double word or
lower word)
8 x PCI_CLKperiod
+ 5 x ACE_CLKperiod
10 x PCI_CLKperiod
+ 6 x ACE_CLKperiod
No CBEN#
asserted or ACE
register (BAR1)
upper word
3 x PCI_CLKperiod
The third case returns all zeroes and is shown only for completeness.
The following examples have the same conditions: PCI clock = 33MHz, ACE
clock = 16MHz, no ACE contention.
Single word read
Min time = 8 x 30 nS + 5 x 62.5 nS = 552.5 nS
Max time = 10 x 30nS + 6 x 62.5 nS = 675 nS
Double word read
Min time = 13 x 30 nS + 11 x 62.5 nS = 1077.5 nS
Max time = 16 x 30nS + 14 x 62.5 nS = 1167.5 nS
In addition, the following amount of ACE clocks should be added for maximum
time if the ACE is active.
Table 64 Additional DRR delay for contested ACE RAM access
ACE operating mode
Maximum additional
ACE clocks
Enhanced CPU access enabled, single word xfer
3
Enhanced CPU access enabled, double word xfer
6
Enhanced CPU access disabled, single word xfer
67
Enhanced CPU access disabled, double word xfer
74
The Enhanced CPU access is controlled by bit 14 of Configuration Register #6.
相關(guān)PDF資料 |
PDF描述 |
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