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參數資料
| 型號： | C8051F022 |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數： | 121/272頁 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 64K FLASH 100TQFP |
| 標準包裝： | 90 |
| 系列： | C8051F02x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | EBI/EMI，SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設備： | 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數： | 64 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 4.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數據轉換器： | A/D 8x8b，8x10b; D/A 2x12b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 包裝： | 托盤 |
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C8051F020/1/2/3
Rev. 1.4
207
20.1.2. Mode 1: 8-Bit UART, Variable Baud Rate
Mode 1 provides standard asynchronous, full duplex communication using a total of 10 bits per data byte: one start
bit, eight data bits (LSB first), and one stop bit. Data are transmitted from the TX0 pin and received at the RX0 pin.
On receive, the eight data bits are stored in SBUF0 and the stop bit goes into RB80 (SCON0.2).
Data transmission begins when an instruction writes a data byte to the SBUF0 register. The TI0 Transmit Interrupt
Flag (SCON0.1) is set at the end of the transmission (the beginning of the stop-bit time). Data reception can begin
any time after the REN0 Receive Enable bit (SCON0.4) is set to logic 1. After the stop bit is received, the data byte
will be loaded into the SBUF0 receive register if the following conditions are met: RI0 must be logic 0, and if SM20
is logic 1, the stop bit must be logic 1.
If these conditions are met, the eight bits of data are stored in SBUF0, the stop bit is stored in RB80 and the RI0 flag
is set. If these conditions are not met, SBUF0 and RB80 will not be loaded and the RI0 flag will not be set. An inter-
rupt will occur if enabled when either TI0 or RI0 is set.
The baud rate generated in Mode 1 is a function of timer overflow, shown in Equation 20.1 and Equation 20.2.
UART0 can use Timer 1 operating in 8-Bit Auto-Reload Mode, or Timer 2 operating in Baud Rate Generator Mode to
generate the baud rate (note that the TX and RX clocks are selected separately). On each timer overflow event (a roll-
over from all ones - (0xFF for Timer 1, 0xFFFF for Timer 2) - to zero) a clock is sent to the baud rate logic.
Timer 2 is selected as TX and/or RX baud clock source by setting the TCLK0 (T2CON.4) and/or RCLK0 (T2CON.5)
bits, respectively (see Section “22. TIMERS” on page 225 for complete timer configuration details). When either
TCLK0 or RCLK0 is set to logic 1, Timer 2 is forced into Baud Rate Generator Mode, with SYSCLK / 2 as its clock
source. If TCLK0 and/or RCLK0 is logic 0, Timer 1 acts as the baud clock source for the TX and/or RX circuits,
respectively.
The Mode 1 baud rate equations are shown below, where T1M is the Timer 1 Clock Select bit (register CKCON),
TH1 is the 8-bit reload register for Timer 1, SMOD0 is the UART0 baud rate doubler (register PCON) and
[RCAP2H , RCAP2L] is the 16-bit reload register for Timer 2.
Figure 20.4. UART0 Mode 1 Timing Diagram
D1
D0
D2
D3
D4
D5
D6
D7
START
BIT
MARK
STOP
BIT
BIT TIMES
BIT SAMPLING
SPACE
Equation 20.1. Mode 1 Baud Rate using Timer 1
BaudRate
2
SMOD0
32
-------------------
SYSCLK
12
T1M
1
–
256
TH1
–
--------------------------------------------------------
=
Equation 20.2. Mode 1 Baud Rate using Timer 2
BaudRate
SYSCLK
32
65536
RCAP2HRCAP2L
[,
]
–
---------------------------------------------------------------------------------------------
=
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