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參數(shù)資料
| 型號： | C8051F023R |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 34/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 64K FLASH 64TQFP |
| 標準包裝： | 1 |
| 系列： | C8051F02x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | EBI/EMI，SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設備： | 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 64KB（64K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 4.25K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x8b，8x10b; D/A 2x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TQFP |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | 336-1035-1 |
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C8051F020/1/2/3
Rev. 1.4
129
13.3.
External Reset
The external /RST pin provides a means for external circuitry to force the MCU into a reset state. Asserting the /RST
pin low will cause the MCU to enter the reset state. It may be desirable to provide an external pull-up and/or decou-
pling of the /RST pin to avoid erroneous noise-induced resets. The MCU will remain in reset until at least 12 clock
cycles after the active-low /RST signal is removed. The PINRSF flag (RSTSRC.0) is set on exit from an external
reset.
13.4.
Software Forced Reset
Writing a ‘1’ to the SWRSEF bit forces a Software Reset as described in Section 13.1.
13.5.
Missing Clock Detector Reset
The Missing Clock Detector is essentially a one-shot circuit that is triggered by the MCU system clock. If the system
clock goes away for more than 100 s, the one-shot will time out and generate a reset. After a Missing Clock Detector
reset, the MCDRSF flag (RSTSRC.2) will be set, signifying the MSD as the reset source; otherwise, this bit reads ‘0’.
The state of the /RST pin is unaffected by this reset. Setting the MSCLKE bit in the OSCICN register (see Section
“14. OSCILLATORS” on page 135) enables the Missing Clock Detector.
13.6.
Comparator0 Reset
Comparator0 can be configured as a reset input by writing a ‘1’ to the C0RSEF flag (RSTSRC.5). Comparator0
should be enabled using CPT0CN.7 (see Section “11. COMPARATORS” on page 95) prior to writing to C0RSEF to
prevent any turn-on chatter on the output from generating an unwanted reset. The Comparator0 reset is active-low: if
the non-inverting input voltage (CP0+ pin) is less than the inverting input voltage (CP0- pin), the MCU is put into the
reset state. After a Comparator0 Reset, the C0RSEF flag (RSTSRC.5) will read ‘1’ signifying Comparator0 as the
reset source; otherwise, this bit reads ‘0’. The state of the /RST pin is unaffected by this reset.
13.7.
External CNVSTR Pin Reset
The external CNVSTR signal can be configured as a reset input by writing a ‘1’ to the CNVRSEF flag (RSTSRC.6).
The CNVSTR signal can appear on any of the P0, P1, P2 or P3 I/O pins as described in Section “17.1. Ports 0
through 3 and the Priority Crossbar Decoder” on page 163. Note that the Crossbar must be configured for the
CNVSTR signal to be routed to the appropriate Port I/O. The Crossbar should be configured and enabled before the
CNVRSEF is set. When configured as a reset, CNVSTR is active-low and level sensitive. After a CNVSTR reset, the
CNVRSEF flag (RSTSRC.6) will read ‘1’ signifying CNVSTR as the reset source; otherwise, this bit reads ‘0’. The
state of the /RST pin is unaffected by this reset.
13.8.
Watchdog Timer Reset
The MCU includes a programmable Watchdog Timer (WDT) running off the system clock. A WDT overflow will
force the MCU into the reset state. To prevent the reset, the WDT must be restarted by application software before
overflow. If the system experiences a software/hardware malfunction preventing the software from restarting the
WDT, the WDT will overflow and cause a reset. This should prevent the system from running out of control.
Following a reset the WDT is automatically enabled and running with the default maximum time interval. If desired
the WDT can be disabled by system software or locked on to prevent accidental disabling. Once locked, the WDT
cannot be disabled until the next system reset. The state of the /RST pin is unaffected by this reset.
The WDT consists of a 21-bit timer running from the programmed system clock. The timer measures the period
between specific writes to its control register. If this period exceeds the programmed limit, a WDT reset is generated.
The WDT can be enabled and disabled as needed in software, or can be permanently enabled if desired. Watchdog
features are controlled via the Watchdog Timer Control Register (WDTCN) shown in Figure 13.3.
相關PDF資料 |
PDF描述 |
|---|---|
| 533082-1 | CONN PIN GUIDE .375 UNPLATED |
| 2-592404-1 | CONN PIN SIZE 20 GOLD CRIMP |
| 533082-6 | HDI KEYING POWER PIN PLTD |
| C8051F022R | IC 8051 MCU 64K FLASH 100TQFP |
| 533082-3 | CONN PIN GUIDE FOR PLUG PLATED |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| C8051F02X | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8K ISP FLASH MCU Family |
| C8051F040 | 功能描述:8位微控制器 -MCU 64KB 12ADC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT |
| C8051F040DK | 功能描述:開發(fā)板和工具包 - 8051 C8051F040DK W/ US POWER SUPPLY RoHS:否 制造商:Silicon Labs 產(chǎn)品:Development Kits 工具用于評估:C8051F960, Si7005 核心: 接口類型:USB 工作電源電壓: |
| C8051F040DK-A | 功能描述:DEV KIT FOR F040/F041/F042/F043 RoHS:否 類別:編程器，開發(fā)系統(tǒng) >> 過時/停產(chǎn)零件編號 系列:- 標準包裝:1 系列:- 類型:MCU 適用于相關產(chǎn)品:Freescale MC68HC908LJ/LK（80-QFP ZIF 插口） 所含物品:面板、纜線、軟件、數(shù)據(jù)表和用戶手冊 其它名稱:520-1035 |
| C8051F040DK-B | 功能描述:DEV KIT FOR F040/F041/F042/F043 RoHS:否 類別:編程器，開發(fā)系統(tǒng) >> 過時/停產(chǎn)零件編號 系列:- 標準包裝:1 系列:- 類型:MCU 適用于相關產(chǎn)品:Freescale MC68HC908LJ/LK（80-QFP ZIF 插口） 所含物品:面板、纜線、軟件、數(shù)據(jù)表和用戶手冊 其它名稱:520-1035 |
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