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參數(shù)資料
| 型號： | C8051F333-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 207/210頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 4KB FLASH 20QFN |
| 產(chǎn)品培訓(xùn)模塊： | Serial Communication Overview |
| 標(biāo)準(zhǔn)包裝： | 91 |
| 系列： | C8051F33x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 17 |
| 程序存儲器容量： | 4KB（4K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 768 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-VFQFN 裸露焊盤 |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 623 (CN2011-ZH PDF) |
| 配用： | 336-1451-ND - ADAPTER PROGRAM TOOLSTICK F330 |
| 其它名稱： | 336-1267 |
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Rev. 1.7
99
C8051F330/1/2/3/4/5
Important Note: The VDD monitor must be enabled before it is selected as a reset source. Selecting the
VDD monitor as a reset source before it is enabled and stabilized may cause a system reset. The proce-
dure for configuring the VDD monitor as a reset source is shown below:
Step 1. Enable the VDD monitor (VDMEN bit in VDM0CN = ‘1’).
Step 3. Select the VDD monitor as a reset source (PORSF bit in RSTSRC = ‘1’).
See Figure 10.2 for VDD monitor timing; note that the reset delay is not incurred after a VDD monitor reset.
SFR Definition 10.1. VDM0CN: VDD Monitor Control
10.3. External Reset
The external RST pin provides a means for external circuitry to force the device into a reset state. Assert-
ing an active-low signal on the RST pin generates a reset; an external pullup and/or decoupling of the RST
pin may be necessary to avoid erroneous noise-induced resets. See Table 10.1 for complete RST pin
specifications. The PINRSF flag (RSTSRC.0) is set on exit from an external reset.
10.4. Missing Clock Detector Reset
The Missing Clock Detector (MCD) is a one-shot circuit that is triggered by the system clock. If the system
clock remains high or low for more than 100 s, the one-shot will time out and generate a reset. After a
MCD reset, the MCDRSF flag (RSTSRC.2) will read ‘1’, signifying the MCD as the reset source; otherwise,
this bit reads ‘0’. Writing a ‘1’ to the MCDRSF bit enables the Missing Clock Detector; writing a ‘0’ disables
it. The state of the RST pin is unaffected by this reset.
Bit7:
VDMEN: VDD Monitor Enable.
This bit turns the VDD monitor circuit on/off. The VDD Monitor cannot generate system resets
until it is also selected as a reset source in register RSTSRC (SFR Definition 10.2). The VDD
Monitor must be allowed to stabilize before it is selected as a reset source.
Selecting the
VDD monitor as a reset source before it has stabilized may generate a system reset.
0: VDD Monitor Disabled.
1: VDD Monitor Enabled.
Bit6:
VDD STAT: VDD Status.
This bit indicates the current power supply status (VDD Monitor output).
0: VDD is at or below the VDD monitor threshold.
1: VDD is above the VDD monitor threshold.
Bits5–0: Reserved. Read = 000000b. Write = don’t care.
R/W
R
RRR
R
Reset Value
VDMEN
VDDSTAT Reserved Reserved Reserved Reserved Reserved Reserved
Variable
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xFF
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PDF描述 |
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參數(shù)描述 |
|---|---|
| C8051F333-GMR | 功能描述:8位微控制器 -MCU 4KB 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F334 | 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal ISP Flash MCU Family |
| C8051F334-GM | 功能描述:8位微控制器 -MCU 2KB 10ADC 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F334-GMR | 功能描述:8位微控制器 -MCU 2KB 10ADC 20Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051F335 | 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal ISP Flash MCU Family |
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