參數資料
| 型號： | C8051F339-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數： | 125/226頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16K FLASH 24QFN |
| 產品培訓模塊： | Serial Communication Overview |
| 標準包裝： | 91 |
| 系列： | C8051F33x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | SMBus（2 線/I²C），SPI，UART/USART |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數： | 21 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 768 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 24-WFQFN 裸露焊盤 |
| 包裝： | 管件 |
| 產品目錄頁面： | 623 (CN2011-ZH PDF) |
| 其它名稱： | 336-1426-5 |
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C8051F336/7/8/9
210
Rev.1.0
25.3.5.1. 8-bit Pulse Width Modulator Mode
The duty cycle of the PWM output signal in 8-bit PWM mode is varied using the module's PCA0CPLn cap-
ture/compare register. When the value in the low byte of the PCA counter/timer (PCA0L) is equal to the
value in PCA0CPLn, the output on the CEXn pin will be set. When the count value in PCA0L overflows, the
CEXn output will be reset (see Figure 25.8). Also, when the counter/timer low byte (PCA0L) overflows from
0xFF to 0x00, PCA0CPLn is reloaded automatically with the value stored in the module’s capture/compare
high byte (PCA0CPHn) without software intervention. Setting the ECOMn and PWMn bits in the
PCA0CPMn register, and setting the CLSEL bits in register PCA0PWM to 00b enables 8-Bit Pulse Width
Modulator mode. If the MATn bit is set to 1, the CCFn flag for the module will be set each time an 8-bit
comparator match (rising edge) occurs. The COVF flag in PCA0PWM can be used to detect the overflow
(falling edge), which will occur every 256 PCA clock cycles. The duty cycle for 8-Bit PWM Mode is given in
Equation 25.2.
Important Note About Capture/Compare Registers: When writing a 16-bit value to the PCA0 Cap-
ture/Compare registers, the low byte should always be written first. Writing to PCA0CPLn clears the
ECOMn bit to 0; writing to PCA0CPHn sets ECOMn to 1.
Equation 25.2. 8-Bit PWM Duty Cycle
Using Equation 25.2, the largest duty cycle is 100% (PCA0CPHn = 0), and the smallest duty cycle is
0.39% (PCA0CPHn = 0xFF). A 0% duty cycle may be generated by clearing the ECOMn bit to 0.
Figure 25.8. PCA 8-Bit PWM Mode Diagram
Duty Cycle
256
PCA0CPHn
–
()
256
---------------------------------------------------
=
8-bit
Comparator
PCA0L
PCA0CPLn
PCA0CPHn
CEXn
Crossbar
Port I/O
Enable
Overflow
PCA Timebase
00 x 0
x
Q
SET
CLR
S
R
match
PCA0CPMn
P
W
M
1
6
n
E
C
O
M
n
E
C
F
n
T
O
G
n
P
W
M
n
C
A
P
n
C
A
P
N
n
M
A
T
n
0
PCA0PWM
A
R
S
E
L
E
C
O
V
C
L
S
E
L
0
C
L
S
E
L
1
C
O
V
F
x0
0
ENB
0
1
Write to
PCA0CPLn
Write to
PCA0CPHn
Reset
COVF
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PDF描述 |
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參數描述 |
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