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參數(shù)資料
| 型號： | C8051F534A-IT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 196/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC 8051 MCU 4K FLASH 20TSSOP |
| 產(chǎn)品培訓(xùn)模塊： | Serial Communication Overview |
| 標(biāo)準(zhǔn)包裝： | 74 |
| 系列： | C8051F53x |
| 核心處理器： | 8051 |
| 芯體尺寸： | 8-位 |
| 速度： | 25MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 16 |
| 程序存儲器容量： | 4KB（4K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.25 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 622 (CN2011-ZH PDF) |
| 配用： | 336-1488-ND - KIT DEV C8051F53XA, C8051F52XA 336-1457-ND - ADAPTER PROG TOOLSTICK F530TPP 336-1456-ND - ADAPTER PROG TOOLSTICK F530MPP |
| 其它名稱： | 336-1500-5 |
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Rev. 1.4
77
C8051F52x/F53x
less than 100 nA. See Section “13.1. Priority Crossbar Decoder” on page 122 for details on configuring
Comparator outputs via the digital Crossbar. Comparator inputs can be externally driven from –0.25 V to
(VREGIN) + 0.25 V without damage or upset. The complete Comparator electrical specifications are given
The Comparator response time may be configured in software via the CPTnMD register (see SFR Defini-
tion 7.3). Selecting a longer response time reduces the Comparator supply current. See Table 2.7 on
page 31 for complete timing and current consumption specifications.
Figure 7.2. Comparator Hysteresis Plot
The Comparator hysteresis is software-programmable via its Comparator Control register CPT0CN. The
user can program both the amount of hysteresis voltage (referred to the input voltage) and the positive and
negative-going symmetry of this hysteresis around the threshold voltage.
The Comparator hysteresis is programmed using Bits3–0 in the Comparator Control Register CPT0CN
(shown in SFR Definition 7.1). The amount of negative hysteresis voltage is determined by the settings of
the CP0HYN bits. As shown in Table 2.7 on page 31, settings of 20, 10 or 5 mV of negative hysteresis can
be programmed, or negative hysteresis can be disabled. In a similar way, the amount of positive hysteresis
is determined by the setting the CP0HYP bits.
Comparator interrupts can be generated on both rising-edge and falling-edge output transitions. (For Inter-
rupt enable and priority control, see Section “10. Interrupt Handler” on page 98). The CP0FIF flag is set to
logic 1 upon a Comparator falling-edge detect, and the CP0RIF flag is set to logic 1 upon the Comparator
rising-edge detect. Once set, these bits remain set until cleared by software. The output state of the Com-
parator can be obtained at any time by reading the CP0OUT bit. The Comparator is enabled by setting the
CP0EN bit to logic 1 and is disabled by clearing this bit to logic 0. When the Comparator is enabled, the
internal oscillator is awakened from SUSPEND mode if the Comparator output is logic 0.
Positive Hysteresis Voltage
(Programmed with CP0HYP Bits)
Negative Hysteresis Voltage
(Programmed by CP0HYN Bits)
VIN-
VIN+
INPUTS
CIRCUIT CONFIGURATION
+
_
CP0+
CP0-
CP0
VIN+
VIN-
OUT
VOH
Positive Hysteresis
Disabled
Maximum
Positive Hysteresis
Negative Hysteresis
Disabled
Maximum
Negative Hysteresis
OUTPUT
VOL
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