參數(shù)資料
型號(hào)： C8051F554-IM
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 45/302頁(yè)
文件大?。?/td> 0K
描述： IC 8051 MCU 16K FLASH 24-QFN
產(chǎn)品培訓(xùn)模塊： Serial Communication Overview
標(biāo)準(zhǔn)包裝： 91
系列： C8051F55x
核心處理器： 8051
芯體尺寸： 8-位
速度： 50MHz
連通性： SMBus（2 線/I²C），CAN，LIN，SPI，UART/USART
外圍設(shè)備： POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 18
程序存儲(chǔ)器容量： 16KB（16K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2.25K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.25 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 18x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 24-WFQFN 裸露焊盤(pán)
包裝： 管件
配用： 336-1691-ND - KIT DEVELOPMENT FOR C8051F560
其它名稱： 336-1687-5
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Rev. 1.1
139
C8051F55x/56x/57x
SFR Address = 0xFF; SFR Page = 0x00
16.3. External Reset
The external RST pin provides a means for external circuitry to force the device into a reset state. Assert-
ing an active-low signal on the RST pin generates a reset; an external pullup and/or decoupling of the RST
pin may be necessary to avoid erroneous noise-induced resets. See Table 5.4 for complete RST pin spec-
ifications. The PINRSF flag (RSTSRC.0) is set on exit from an external reset.
16.4. Missing Clock Detector Reset
The Missing Clock Detector (MCD) is a one-shot circuit that is triggered by the system clock. If the system
clock remains high or low for more than the value specified in Table 5.4, “Reset Electrical Characteristics,”
on page 41, the one-shot will time out and generate a reset. After a MCD reset, the MCDRSF flag (RST-
SRC.2) will read 1, signifying the MCD as the reset source; otherwise, this bit reads 0. Writing a 1 to the
MCDRSF bit enables the Missing Clock Detector; writing a 0 disables it. The state of the RST pin is unaf-
fected by this reset.
SFR Definition 16.1. VDM0CN: VDD Monitor Control
Bit
7
6
5
4
3
2
1
0
Name
VDMEN
VDDSTAT
VDMLVL
Type
R/W
R
R/W
R
Reset
Varies
0
Bit
Name
Function
7
VDMEN
VDD Monitor Enable.
This bit turns the VDD monitor circuit on/off. The VDD Monitor cannot generate sys-
tem resets until it is also selected as a reset source in register RSTSRC (SFR Def-
inition 16.2). Selecting the VDD monitor as a reset source before it has stabilized
may generate a system reset. In systems where this reset would be undesirable, a
delay should be introduced between enabling the VDD Monitor and selecting it as a
reset source. See Table 5.4 for the minimum VDD Monitor turn-on time.
0: VDD Monitor Disabled.
1: VDD Monitor Enabled.
6
VDDSTAT
VDD Status.
This bit indicates the current power supply status (VDD Monitor output).
0: VDD is at or below the VDD monitor threshold.
1: VDD is above the VDD monitor threshold.
5
VDMLVL
VDD Monitor Level Select.
0: VDD Monitor Threshold is set to VRST-LOW
1: VDD Monitor Threshold is set to VRST-HIGH. This setting is required for any sys-
tem includes code that writes to and/or erases Flash.
4:0
Unused
Read = 00000b; Write = Don’t care.
相關(guān)PDF資料
PDF描述
C8051F546-IM IC 8051 MCU 8K FLASH 24-QFN
P87C51RA2FA,512 IC 80C51 MCU 8BIT 44PLCC
VI-B1W-IY-F1 CONVERTER MOD DC/DC 5.5V 50W
VI-21W-IY-F3 CONVERTER MOD DC/DC 5.5V 50W
VI-21W-IY-F2 CONVERTER MOD DC/DC 5.5V 50W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
C8051F554-IMR 功能描述:8位微控制器 -MCU 50 MIPS 16 kB 2 kB CAN2.0 LIN 2.1 SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
C8051F554-IQ 制造商:Silicon Laboratories Inc 功能描述:
C8051F555-AM 制造商:Silicon labs 功能描述:AutoMotive MCUs
C8051F555-IM 功能描述:8位微控制器 -MCU 50 MIPS 16 kB 2 kB CAN2 SPI UART RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
C8051F555-IMR 功能描述:8位微控制器 -MCU 50 MIPS 16 kB 2 kB CAN2.0 SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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