參數(shù)資料
型號： CDB4334
廠商： Cirrus Logic Inc
文件頁數(shù)： 8/25頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR CS4334 CODEC
標(biāo)準(zhǔn)包裝： 1
系列： Popguard®
DAC 的數(shù)量： 2
位數(shù)： 24
采樣率（每秒）： 96k
數(shù)據(jù)接口： 串行
DAC 型： 電壓
工作溫度： -10°C ~ 70°C
已供物品： 板
已用 IC / 零件： CS4334
產(chǎn)品目錄頁面： 757 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： CS4334-KSZR-ND - IC DAC STER 24BIT 96KHZ 8-SOIC
598-1631-ND - IC DAC STER 24BIT 96KHZ 8-SOIC
598-1046-5-ND - IC DAC STER 24BIT 96KHZ 8-SOIC
其它名稱： 598-1510
16
CS4334/5/8/9
LRCK
SCLK
Left Channel
Right Channel
SDATA
654321
0
98
7
15 14 13 12 11 10
6543
210
98
7
15 14 13 12 11 10
32 clocks
Internal SCLK Mode
External SCLK Mode
Right Justified, 16-Bit Data
INT SCLK = 32 Fs if MCLK/LRCK = 512, 256 or 128
INT SCLK = 48 Fs if MCLK/LRCK = 384 or 192
Right Justified, 16-Bit Data
Data Valid on Rising Edge of SCLK
SCLK Must Have at Least 32 Cycles per LRCK Period
Figure 12. CS4338 Data Format
LRCK
SCLK
Left Channel
Right Channel
SDATA
654
32
10
987
15 14 13 12 11 10
10
6
5
4
321
0
98
7
15 14 13 12 11 10
17 16
32 clocks
Internal SCLK Mode
External SCLK Mode
Right Justified, 18-Bit Data
INT SCLK = 64 Fs if MCLK/LRCK = 512, 256 or 128
INT SCLK = 48 Fs if MCLK/LRCK = 384 or 192
Right Justified, 18-Bit Data
Data Valid on Rising Edge of SCLK
SCLK Must Have at Least 36 Cycles per LRCK Period
Figure 13. CS4339 Data Format
相關(guān)PDF資料
PDF描述
VE-B3R-EY CONVERTER MOD DC/DC 7.5V 50W
0210391031 CABLE JUMPER 1MM .030M 33POS
EVAL-AD7356EDZ BOARD EVAL AD7356
MIC2009YM6 TR IC DISTRIBUTION SW ADJ SOT23-6
0210391030 CABLE JUMPER 1MM .030M 33POS
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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