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參數(shù)資料
| 型號： | CL8282ALC84-4 |
| 英文描述： | ASIC |
| 中文描述： | 專用集成電路 |
| 文件頁數(shù)： | 9/12頁 |
| 文件大?。?/td> | 115K |
| 代理商： | CL8282ALC84-4 |
CL8282A Laser-Configured ASIC
Page 9
AC Electrical Specifications
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
IOD
IOE register data delay
0.7
0.8
0.9
ns
t
IOC
IOE register control signal delay
1.7
1.8
1.9
ns
t
IOE
Output enable delay
1.7
1.8
1.9
ns
t
IOCO
IOE register clock to output delay
1.0
1.0
1.0
ns
t
IOCOMB
IOE combinatorial delay
0.3
0.2
0.1
ns
t
IOSU
IOE register setup time before clock
1.4
1.6
1.8
ns
t
IOH
IOE register hold time after clock
0.0
0.0
0.0
ns
t
IOCLR
IOE register clear delay
1.2
1.2
1.2
ns
t
IN
Input pad and buffer delay
1.5
1.6
1.7
ns
t
ZX
Output buffer disable delay
[6]
C
L
= 5 pF
1.4
1.6
1.8
ns
Speed: -2
Speed: -3
Speed: -4
Slow Slew Rate = off,
V
CCIO
= 5.0v, C
L
= 35 pF
4.6
5.1
4.9
1.8
ns
ns
5.3
1.4
1.6
Slow Slew Rate = off,
V
CCIO
= 5.0v, C
L
= 35 pF
Slow Slew Rate = off,
V
CCIO
= 5.0v, C
L
= 35 pF
Slow Slew Rate = off,
V
CCIO
= 5.0v, C
L
= 35 pF
Output buffer and pad delay
[6]
Output buffer and pad delay
[6]
Output buffer and pad delay
[6]
t
ZX3
t
ZX1
t
OD3
ns
5.2
4.9
8K tbl 06A
t
OD1
Output buffer and pad delay
[6]
1.1
1.4
1.7
ns
I/O Element Timing Parameters
[5]
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
DRR
Register to register delay via four LEs,
three row interconnects, and
four local interconnects
15.8
19.8
24.8
ns
t
ODH
Output data hold time after clock
1.0
1.0
1.0
ns
Speed: -2
Speed: -3
Speed -4
8K tbl 07A
External Timing Parameters
[4]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CL8282ALI84-4 | ASIC |
| CL8282ATC100-2 | ASIC |
| CL8282ATC100-3 | ASIC |
| CL8282ATC100-4 | ASIC |
| CL902L | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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