參數(shù)資料
型號： CS42L51-CNZR
廠商： Cirrus Logic Inc
文件頁數(shù)： 14/43頁
文件大?。?/td> 0K
描述： IC CODEC LOW-V 24BIT 32-QFP
標準包裝： 6,000
類型： 立體聲音頻
數(shù)據(jù)接口： PCM 音頻接口
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動態(tài)范圍，標準 ADC / DAC (db)： 98 / 98
電壓 - 電源，模擬： 1.8V，2.5V
電壓 - 電源，數(shù)字： 1.8V，2.5V
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFP
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 管件
配用： 598-1005-ND - BOARD EVAL FOR CS42L51 CODEC
其它名稱： Q3956082
DS679F1
21
CS42L51
14. After powering up the CS42L51, RESET should be held low after the power supplies and clocks are
settled.
15. See “Example System Clock Frequencies” on page 79 for typical MCLK frequencies.
16. See
18. “MCLK” refers to the external master clock applied.
Master Mode (Note 17)
Output Sample Rate (LRCK)
All Speed Modes
Fs
-Hz
LRCK Duty Cycle
45
55
%
SCLK Frequency
1/tP
-
64Fs
Hz
SCLK Duty Cycle
45
55
%
LRCK Edge to SDOUT MSB Output Delay
td(MSB)
-52
ns
SDOUT Setup Time Before SCLK Rising Edge
ts(SDO-SK)
20
-
ns
SDOUT Hold Time After SCLK Rising Edge
th(SK-SDO)
30
-
ns
SDIN Setup Time Before SCLK Rising Edge
ts(SD-SK)
20
-
ns
SDIN Hold Time After SCLK Rising Edge
th
20
-
ns
Parameters
Symbol
Min
Max
Units
MCLK
128
-----------------
th(SK-SDO)
//
ts(SD-SK)
MSB
MSB-1
LRCK
SCLK
SDOUT
SDIN
td(MSB)
ts(LK-SK)
tP
th
ts(SDO-SK)
Figure 4. Serial Audio Interface Slave Mode Timing
th(SK-SDO)
//
ts(SD-SK)
MSB
MSB-1
LRCK
SCLK
SDOUT
SDIN
td(MSB)
tP
th
ts(SDO-SK)
Figure 5. Serial Audio Interface Master Mode Timing
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PDF描述
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參數(shù)描述
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CS42L51-DNZR 功能描述:接口—CODEC IC LV Stereo Codec F Digital Audio Apps RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel
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