SWITCHING CHARACTERISTICS - SPI CONTROL PORT (Inputs: Logic 0" />
參數(shù)資料
型號(hào)： CS42L51-DNZR
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 16/43頁(yè)
文件大?。?/td> 0K
描述： IC CODEC STEREO W/HDPN AMP 32QFN
標(biāo)準(zhǔn)包裝： 6,000
類型： 立體聲音頻
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 98 / 98
電壓 - 電源，模擬： 1.8V，2.5V
電壓 - 電源，數(shù)字： 1.8V，2.5V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFN
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 帶卷 (TR)
配用： 598-1005-ND - BOARD EVAL FOR CS42L51 CODEC
DS679F1
23
CS42L51
SWITCHING CHARACTERISTICS - SPI CONTROL PORT
(Inputs: Logic 0 = DGND, Logic 1 = VL)
20. Data must be held for sufficient time to bridge the transition time of CCLK.
21. For fsck <1 MHz.
Parameter
Symbol
Min
Max
Units
CCLK Clock Frequency
fsck
06.0
MHz
RESET Rising Edge to CS Falling
tsrs
20
-
ns
CS Falling to CCLK Edge
tcss
20
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
tdh
15
-
ns
Rise Time of CCLK and CDIN
tr2
-100
ns
Fall Time of CCLK and CDIN
tf2
-100
ns
CS
CCLK
CDIN
RST
t
srs
t
scl
t
sch
t
css
t
r2
t
f2
t
csh
t
dsu
t
dh
Figure 7. Control Port Timing - SPI Format
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PDF描述
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