Inputs: Logic 0 = DGND, Logic 1 = VLC, CDOUT C
參數(shù)資料
型號(hào)： CS5368-CQZ
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 10/19頁(yè)
文件大?。?/td> 0K
描述： IC ADC 8CH 114DB 216KHZ 48-LQFP
標(biāo)準(zhǔn)包裝： 250
位數(shù)： 24
采樣率（每秒）： 216k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 1.12W
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 托盤
輸入數(shù)目和類型： 8 個(gè)差分，單極
產(chǎn)品目錄頁(yè)面： 755 (CN2011-ZH PDF)
配用： 598-1157-ND - BOARD EVAL FOR CS5368 192KHZ ADC
其它名稱： 598-1090
18
DS624F4
CS5368
SWITCHING SPECIFICATIONS - CONTROL PORT - SPI TIMING
Inputs: Logic 0 = DGND, Logic 1 = VLC, CDOUT CL = 30 pF
Notes:
1.
Data must be held for sufficient time to bridge the transition time of CCLK.
2.
For fsck <1 MHz
Figure 6. SPI Timing
Parameter
Symbol
Min
Max
Units
CCLK Clock Frequency
fsck
06.0
MHz
RST Rising Edge to CS Falling
tsrs
20
-
ns
CS Falling to CCLK Edge
tcss
20
CS High Time Between Transmissions
tcsh
1.0
μs
CCLK Low Time
tscl
66
ns
CCLK High Time
tsch
66
CDIN to CCLK Rising Setup Time
tdsu
40
CCLK Rising to DATA Hold Time
tdh
15
CCLK Falling to CDOUT Stable
tpd
-
50
Rise Time of CDOUT
tr1
25
Fall Time of CDOUT
tf1
Rise Time of CCLK and CDIN
tr2
100
Fall Time of CCLK and CDIN
tf2
CS
CCLK
CDIN
CDOUT
RST
t
srs
t
scl
t
sch
t
css
t
r2
t
f2
t
csh
t
dsu
t
dh
t
pd
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PDF描述
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