- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄378985 > CXD2598Q (Sony Corporation) CD Digital Signal Processor with Built-in Digital Servo and DAC(數(shù)字式CD信號(hào)處理器（內(nèi)置數(shù)字式伺服系統(tǒng)和D/A轉(zhuǎn)換器）) PDF資料下載
參數(shù)資料
| 型號(hào)： | CXD2598Q |
| 廠商： | Sony Corporation |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | CD Digital Signal Processor with Built-in Digital Servo and DAC(數(shù)字式CD信號(hào)處理器（內(nèi)置數(shù)字式伺服系統(tǒng)和D/A轉(zhuǎn)換器）) |
| 中文描述： | CD數(shù)字信號(hào)處理器，具有內(nèi)置數(shù)字伺服和DAC（數(shù)字式光盤信號(hào)處理器（內(nèi)置數(shù)字式伺服系統(tǒng)和的D / A轉(zhuǎn)換器）） |
| 文件頁數(shù)： | 45/147頁 |
| 文件大小： | 1113K |
| 代理商： | CXD2598Q |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁當(dāng)前第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁
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CXD2598Q
Description of peak meter mode
(see Timing Chart 1-5.)
When the LSI is set to this mode, the maximum PCM data value is detected regardless of if it comes from the
left or right channel.
The 96-bit clock must be input to SQCK to read out this data.
When the 96-bit clock is input, 96 bits of data are output to SQSO and the value is reset in the LSI internal
register.
In other words, the PCM maximum value register is not reset by the readout.
To reset the PCM maximum value register, set PCT1 = PCT2 = 0 or set the Mute command of $AX to 1.
The Sub-Q absolute time is automatically controlled in this mode.
In other words, after the maximum value is generated, the absolute time for CRC to become OK is retained in
the memory. Normal operation is conducted for the relative time.
The final bit (L/R flag) of the 96-bit data is normally 0.
The pre-value hold and average value interpolation data are fixed to level (–
∞
) for this mode.
SENS output switching
This command is used to output the SQSO pin signal from the SENS pin.
When SOC2 = 0, SENS output is performed as usual.
When SOC2 = 1, the SQSO pin signal is output from the SENS pin.
At this time, the readout clock is input to the SCLK pin.
Note)
SOC2 should be switched when SQCK = SCLK = high.
Command bit
SOC2 = 0
SOC2 = 1
The SENS signal is output from the SENS pin as usual.
The SQSO pin signal is output from the SENS pin.
Processing
Command bit
MCSL = 1
MCSL = 0
DF/DAC block master clock selection. Crystal = 768Fs (33.8688MHz)
DF/DAC block master clock selection. Crystal = 384Fs (16.9344MHz)
Processing
Note)
See "§4-9. DAC Block Playback Speed".
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PDF描述 |
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