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參數(shù)資料
| 型號(hào)： | CXD2728Q |
| 廠商： | Sony Corporation |
| 英文描述： | Single-Chip Dolby Pro Logic Surround Decoder(單片杜比環(huán)繞Pro邏輯解碼器) |
| 中文描述： | 單片杜比定向邏輯環(huán)繞聲解碼器（單片杜比環(huán)繞專業(yè)邏輯解碼器） |
| 文件頁數(shù)： | 7/61頁 |
| 文件大?。?/td> | 467K |
| 代理商： | CXD2728Q |
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– 7 –
CXD2728Q
Microcomputer Interface Timing
Transfer timing for address section, transfer mode section and data section LSB
Transfer timing from data section MSB to address section and transfer mode section
Notes)
1. t is the cycle of 2/3 the clock frequency applied to the XTLI pin. (512fs)
2. The REDY pin is the value for C
L
= 60pF.
Item
RVDT data setup time relative to SCK rise
RVDT data hold time from SCK rise
SCK Low level width
SCK High level width
XLAT Low level width
XLAT High level width
SCK rise preceding time relative to XLAT rise
SCK rise wait time relative to XLAT rise
Delay time to REDY fall relative to SCK rise
REDY fall preceding time relative to SCK rise
REDY rise preceding time relative to XLAT rise
REDY rise preceding time relative to SCK fall
XLAT fall wait time relative to SCK rise
XLAT fall delay time relative to REDY fall
SCK rise wait time for next transfer
Symbol
t
DS
t
DH
t
SWL
t
SWH
t
LWL
t
LWH
t
SLP
t
LSD
t
SBD
t
BSP
t
RLP
t
RSDP
t
SLD
t
LDR
t
SS
Min.
20
1t + 20
1t + 20
1t + 20
1t + 20
1t + 20
20
3t + 20
20
20
20
3t + 20
20
2t + 40
Max.
4t + 50
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
RVDT
SCK
t
SWL
t
SWH
t
DS
t
DH
Address LSB
Mode MSB
0.8V
2.0V
0.8V
2.0V
t
SLP
t
LSD
t
LWL
0.8V
2.0V
XLAT
REDY
Data LSB
Data MSB
RVDT
SCK
XLAT
REDY
Mode MSB
0.8V
2.0V
Address LSB
Data MSB
t
SS
t
LDR
t
SBD
t
SLD
t
BSP
0.8V
2.0V
t
RLP
0.8V
2.0V
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