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參數(shù)資料
| 型號(hào)： | CY7C1381D_07 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 18-Mbit (512K x 36/1M x 18) Flow-Through SRAM |
| 中文描述： | 18兆位（為512k × 36/1M × 18）流通過(guò)的SRAM |
| 文件頁(yè)數(shù)： | 22/29頁(yè) |
| 文件大?。?/td> | 975K |
| 代理商： | CY7C1381D_07 |
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CY7C1381D, CY7C1381F
CY7C1383D, CY7C1383F
Document #: 38-05544 Rev. *F
Page 22 of 29
Write Cycle Timing
[26, 27]
Timing Diagrams
(continued)
tCYC
tCL
CLK
tADH
tADS
ADDRESS
tCH
tAH
tAS
A1
tCEH
tCES
High-Z
BURST READ
BURST WRITE
D(A2)
D(A2 + 1)
D(A2 + 1)
D(A1)
D(A3)
D(A3 + 1)
D(A3 + 2)
D(A2 + 3)
A2
A3
Extended BURST WRITE
D(A2 + 2)
Single WRITE
tADH
tADS
tADH
tADS
tOEHZ
tADVH
tADVS
tWEH
tWES
tDH
tDS
t
WEH
tWES
Byte write signals are ignored for first cycle when
ADSP initiates burst
ADSC extends burst
ADV suspends burst
DON’T CARE
UNDEFINED
ADSP
ADSC
BWE,
BW
X
GW
CE
ADV
OE
Data in (D)
Data Out (Q)
Note:
27.Full width write can be initiated by either GW LOW; or by GW HIGH, BWE LOW and BW
X
LOW.
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PDF描述 |
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