參數(shù)資料
型號： CY7C146-25JC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： DRAM
英文描述： 2Kx8 Dual-Port Static RAM
中文描述： 2K X 8 DUAL-PORT SRAM, 25 ns, PQCC52
封裝： PLASTIC, LCC-52
文件頁數(shù)： 5/18頁
文件大小： 339K
代理商： CY7C146-25JC
CY7C132/CY7C136
CY7C142/CY7C146
5
BUSY/INTERRUPT TIMING
t
BLA
t
BHA
t
BLC
t
BHC
t
PS
t
WB
t
WH
t
BDD
t
DDD
BUSY LOW from Address Match
BUSY HIGH from Address Mismatch
[16]
15
20
20
ns
15
20
20
ns
BUSY LOW from CE LOW
BUSY HIGH from CE HIGH
[16]
15
20
20
ns
15
20
20
ns
Port Set Up for Priority
R/W LOW after BUSY LOW
[17]
5
5
5
ns
0
0
0
ns
R/W HIGH after BUSY HIGH
13
20
30
ns
BUSY HIGH to Valid Data
15
25
30
ns
Write Data Valid to Read Data Valid
Note
18
Note
18
Note
18
ns
t
WDD
Write Pulse to Data Delay
Note
18
Note
18
Note
18
ns
INTERRUPT TIMING
[19]
t
WINS
t
EINS
t
INS
t
OINR
t
EINR
t
INR
Switching Characteristics
Over the Operating Range
[6, 11]
R/W to INTERRUPT Set Time
15
25
25
ns
CE to INTERRUPT Set Time
15
25
25
ns
Address to INTERRUPT Set Time
OE to INTERRUPT Reset Time
[16]
CE to INTERRUPT Reset Time
[16]
Address to INTERRUPT Reset Time
[16]
15
25
25
ns
15
25
25
ns
15
25
25
ns
15
25
25
ns
Switching Characteristics
Over the Operating Range
[6, 11]
(continued)
Parameter
Description
7C136-15
[3,4]
7C146-15
7C132-25
[3]
7C136-25
7C142-25
7C146-25
7C132-30
7C136-30
7C142-30
7C146-30
Unit
Min.
Max.
Min.
Max.
Min.
Max.
7C132-35
7C136-35
7C142-35
7C146-35
7C132-45
7C136-45
7C142-45
7C146-45
7C132-55
7C136-55
7C142-55
7C146-55
Parameter
READ CYCLE
Description
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t
RC
t
AA
t
OHA
t
ACE
t
DOE
t
LZOE
t
HZOE
t
LZCE
t
HZCE
t
PU
t
PD
Read Cycle Time
Address to Data Valid
[12]
35
45
55
ns
35
45
55
ns
Data Hold from Address Change
CE LOW to Data Valid
[12]
OE LOW to Data Valid
[12]
OE LOW to Low Z
[10, 13]
OE HIGH to High Z
[10, 13, 14]
CE LOW to Low Z
[10, 13]
CE HIGH to High Z
[10, 13, 14]
CE LOW to Power-Up
[10]
CE HIGH to Power-Down
[10]
0
0
0
ns
35
45
55
ns
20
25
25
ns
3
3
3
ns
20
20
25
ns
5
5
5
ns
20
20
25
ns
0
0
0
ns
35
35
35
ns
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PDF描述
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