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參數(shù)資料
| 型號： | DJIXEEAD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 111/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXEEAD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
113
K8
AMDIX_EN
I, ST, IP
Auto MDI/MDIX Enable Default.
This pin is read at startup or reset. Its value at that time is
used to set the default state of Register bit 27.9 for all ports.
These register bits can be read and overwritten after
startup / reset. Refer to
Table 40 on page 119
.
When active (High), automatic MDI crossover (MDIX)
(regardless of segmentation) is selected for all ports. When
inactive (Low) MDIX is selected according to the MDIX pin.
M10,
L9,
M9
CFG_1
CFG_2
CFG_3
I, ST, ID
Global Port Configuration Defaults 1-3.
These pins are read at startup or reset. Their value at that
time is used to set the default state of register bits shown in
Table 42, “Intel LXT9785/9785E Global Hardware
Configuration Settings” on page 129
for all ports. These
register bits can be read and overwritten after startup /
reset.
When operating in Hardware Control Mode, these pins
provide configuration control options for all the ports (refer
to
page 129
for details).
C1,
F1
FIFOSEL1
FIFOSEL0
I, ID, ST
FIFO Select <1:0>.
These pins are read at startup or reset. Their value at that
time is used to set the default state of Register bits
18.15:14 for all ports. These register bits can be read and
overwritten after startup/reset.
These pins are shared with RMII-RxER<5:4>. An external
pull-up resistor (see applications section for value) can be
used to set FIFO Select<1:0> to active while RxER<5:4>
are three-stated during hardware reset. If no pull-up is
used, the default FIFO select state is set via the internal
pull-down resistors.
See
Table 36, “Intel LXT9785/LXT9785E Receive FIFO
Depth Configurations” on page 97
.
B3
LINKHOLD
I, ID, ST
LINKHOLD Defaul
t. This pin is read at startup or reset. Its
value at that time is used to set the default state of Register
bit 0.11 for all ports. This register bit can be read and
overwritten after startup / reset. When High, the LXT9785/
9785E powers down all ports.
This pin is shared with RMII-RxER6. An external pull-up
resistor (see applications section for value) can be used to
set LINKHOLD active while RxER6 is three-stated during
H/W reset. If no pull-up is used, the default LINKHOLD
state is set inactive via the internal pull-down resistor.
LED Signal Descriptions
N9,
P9
LED0_1
LED0_2
OD, TS,
SL, IP
Port 0 LED Drivers 1-2.
These pins drive LED indicators for Port 0. Each LED can
display one of several available status conditions as
selected by the LED Configuration Register (refer to
Table 96, “LED Configuration Register (Address 20, Hex
14)” on page 213
for details).
Table 39. Intel
LXT9785 BGA15 Signal Descriptions (Sheet 5 of 7)
BGA15 Ball
Designation
Symbol
Type
Signal Description
1. Type Column Coding: I = Input, O = Output, OD = Open Drain output, ST = Schmitt Triggered input, TS =
Three-State-able output, SL = Slew-rate Limited output, IP = weak Internal Pull-up, ID = weak Internal pull-
Down.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXEECD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEECD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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| DJIXEECD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEEED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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參數(shù)描述 |
|---|---|
| DJIXEECD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEECD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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