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參數(shù)資料
| 型號(hào)： | DJIXEECD0QE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁(yè)數(shù)： | 84/226頁(yè) |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXEECD0QE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
86
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
Table 27. Intel
LXT9785/LXT9785E SS-SMII Specific Signal Descriptions – BGA23
Ball/Pin
Designation
Symbol
Type
1
Signal Description
2,3
BGA23
PQFP
A6,
C16
35
204
TxSYNC0
TxSYNC1
I, ID
SS-SMII Transmit Synchronization.
The MAC must generate a TxSYNC pulse every 10 TxCLK
cycles to mark the start of TxData segments. TxSYNC0 is
used when 1x8 port sectionalization is selected.
E4,
B12
58
17
RxSYNC0
RxSYNC1
O, TS,
ID
SS-SMII Receive Synchronization.
The LXT9785/9785E generates these pulses every 10
RxCLK cycles to mark the start of RxData segments for the
MAC. RxSYNC1 is used when 1x8 port sectionalization is
selected. RxSYNC0 may not be used. These outputs are
only enabled when SS-SMII mode is enabled.
C8,
D17
32
201
TxCLK0
TxCLK1
I, ID
SS-SMII Transmit Clock.
The MAC sources this 125 MHz clock as the timing
reference for TxData and TxSYNC. Only TxCLK0 is used
when 1x8 port sectionalization is selected.
See “Clock/
SYNC Requirements” on page 125.
for detailed clock
requirements.
E3,
B11
60
21
RxCLK0
RxCLK1
O, TS,
ID
SS-SMII Receive Clock.
The LXT9785/9785E generates these clocks, based on
REFCLK, to provide a timing reference for RxData and
RxSYNC to the MAC. RxCLK1 is used when 1x8 port
sectionalization is selected. RxCLK0 may not be used.
See
“Clock/SYNC Requirements” on page 125.
for detailed clock
requirements
.
These outputs are only enabled when SS-
SMII mode is enabled.
B1,
B4,
C7,
B9,
C12,
B15,
B17,
F14
54
45
36
27
15
7
205
197
RxData0
RxData1
RxData2
RxData3
RxData4
RxData5
RxData6
RxData7
O, TS,
ID
Receive Data - Ports 0-7.
These serial output streams provide data received from
the network. The LXT9785/9785E drives the data out
synchronously to REFCLK.
1. Type Column Coding: I = Input, O = Output, OD = Open Drain output, ST = Schmitt Triggered input, TS =
Three-State-able output, SL = Slew-rate Limited output, IP = weak Internal Pull-up, ID = weak Internal pull-
Down.
2. The IP/ID resistors are disabled during H/W Power-Down mode. If a Pin is an output or an I/O, the IP/ID
resistors are also disabled when the output is enabled.
3. RxData[0:7], RxSYNC[0:1], and RxCLK[0:1] outputs are three-stated in Isolation and H/W Power-Down
modes and during H/W reset.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| DJIXEEED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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參數(shù)描述 |
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