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參數(shù)資料
| 型號(hào)： | DJIXELAD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 81/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXELAD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
83
D8,
A6
34
35
TxData3_0
TxData3_1
I, ID
Transmit Data - Port 3.
Inputs containing 2-bit parallel di-bits to be transmitted
from port 3 are clocked in synchronously to REFCLK.
A11,
C10
22
23
TxData4_0
TxData4_1
I, ID
Transmit Data - Port 4.
Inputs containing 2-bit parallel di-bits to be transmitted
from port 4 are clocked in synchronously to REFCLK.
B13,
D11
13
14
TxData5_0
TxData5_1
I, ID
Transmit Data - Port 5.
Inputs containing 2-bit parallel di-bits to be transmitted
from port 5 are clocked in synchronously to REFCLK.
D13,
A16
4
5
TxData6_0
TxData6_1
I, ID
Transmit Data - Port 6.
Inputs containing 2-bit parallel di-bits to be transmitted
from port 6 are clocked in synchronously to REFCLK.
E14,
C16
203
204
TxData7_0
TxData7_1
I, ID
Transmit Data - Port 7.
Inputs containing 2-bit parallel di-bits to be transmitted
from port 7 are clocked in synchronously to REFCLK.
E3,
B2,
C6,
A7,
B11,
A14,
C14,
D16
60
51
41
33
21
12
3
202
TxEN0
TxEN1
TxEN2
TxEN3
TxEN4
TxEN5
TxEN6
TxEN7
I, ID
Transmit Enable - Ports 0-7.
Active High input enables respective port transmitter.
This signal must be synchronous to the REFCLK.
C2,
B1
55
54
RxData0_0
RxData0_1
O, TS
O, TS, ID
Receive Data - Port 0.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
A3,
B4
46
45
RxData1_0
RxData1_1
O, TS
O, TS, ID
Receive Data - Port 1.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
B6,
C7
37
36
RxData2_0
RxData2_1
O, TS
O, TS, ID
Receive Data - Port 2.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
D9,
B9
28
27
RxData3_0
RxData3_1
O, TS
O, TS, ID
Receive Data - Port 3.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
A13,
C12
16
15
RxData4_0
RxData4_1
O, TS
O, TS, ID
Receive Data - Port 4.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
B14,
B15
8
7
RxData5_0
RxData5_1
O, TS
O, TS, ID
Receive Data - Port 5.
Receive data signals (2-bit parallel di-bits) are driven
synchronously to REFCLK.
Table 24. Intel
LXT9785/LXT9785E RMII Signal Descriptions – BGA23 (Sheet 2 of 3)
Ball/Pin
Designation
Symbol
Type
1
Signal Description
2,3
BGA23
PQFP
1. Type Column Coding: I = Input, O = Output, OD = Open Drain output, ST = Schmitt Triggered input, TS =
Three-State-able output, SL = Slew-rate Limited output, IP = weak Internal Pull-up, ID = weak Internal pull-
Down.
2. The IP/ID resistors are disabled during H/W Power-Down mode. If a Pin is an output or an I/O, the IP/ID
resistors are also disabled when the output is enabled.
3. RxData[0:7]_0, RxData[0:7]_1, CRS_DV[0:7] and RxER[0:7] outputs are three-stated in Isolation and H/W
Power-Down modes and during H/W reset.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXELCD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELCD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELCD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXELCD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELCD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELCD0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELCD0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXELED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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