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參數(shù)資料
| 型號： | DJIXFECD0QE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 207/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXFECD0QE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
209
Table 93. Quick Status Register (Address 17, Hex 11) (Sheet 1 of 2)
Bit
Name
Description
Type
1
Default
2
15
Reserved
Write as 0, ignore on Read
R
0
14
10/100 Mode
0 = The LXT9785/LXT9785E is operating in 10 Mbps
mode
1 = The LXT9785/LXT9785E is operating in 100 Mbps
mode
NOTE:
The status is valid for TX and FX operation.
R
0
13
Transmit Status
0 = The LXT9785/LXT9785E is not transmitting a packet
1 = The LXT9785/LXT9785E is transmitting a packet
R
LH
0
12
Receive Status
0 = Packet has not been received since last read
1 = Packet has been received since last read
R
LH
0
11
Collision Status
0 = A collision is not occurring
1 = A collision is occurring
NOTE:
This bit is set when jabber is detected, regardless
of duplex.
R
LH
0
10
Link
0 = Link is down
1 = Link is up
R
0
9
Duplex Mode
0 = Half-duplex
1 = Full-duplex
R
0
8
Auto-Negotiation
0 = The LXT9785/LXT9785E is in manual mode
1 = The LXT9785/LXT9785E is in auto-negotiation mode
This signal is based upon Register bit 0.12.
R
Note 3
7
Auto-Negotiation
Complete
0 = Auto-negotiation process is not complete
1 = Auto-negotiation process is complete
R
0
6
FIFO Error
0 = No FIFO error occurred
1 = FIFO error occurred (overflow or underflow)
R
LH
0
5
Polarity
0 = Polarity is not reversed
1 = Polarity is reversed
NOTE:
During 100 Mbps operation, this bit is not valid
and may vary. Auto MDIX activity may increase
the variability.
R
0
1. R = Read Only, LH = Latching High – cleared when read.
2. The default values are updated on completion of reset and reflect the status or change in status at that
time. Intel recommends that the register status be read on completion of reset.
3. The default value is determined by the default value of Register bit 0.12.
4. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
5. Default values are set by the hardware configuration PAUSE pin. The BGA15 package does not have a
Pause hardware configuration pin. The default for the BGA15 package is 0.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXFECD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFECD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFECD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFEED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFEED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXFECD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFECD0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFECD0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFEED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFEED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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