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參數(shù)資料
| 型號： | DJIXFLED0SE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 127/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXFLED0SE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
129
Intel recommends that a minimum recovery time be allowed after bringing up a port from software
or hardware reset. The recovery times are specified in
Table 80, “Intel LXT9785/LXT9785E
Power-Up Timing Parameters” on page 198
4.5.5
Hardware Configuration Settings
The LXT9785/LXT9785E provides a hardware option to set the initial device configuration. The
hardware option uses three Global CFG pins that provide control for all ports (see
Table 42
).
4.6
Link Establishment
4.6.1
Auto-Negotiation
The LXT9785/LXT9785E attempts to auto-negotiate with its link partner by sending Fast Link
Pulse (FLP) bursts. Each burst consists of 33 link pulses spaced 62.5
μ
s apart. Odd link pulses
(clock pulses) are always present. Even link pulses (data pulses) may also be present or absent to
indicate a “1” or a “0”. Each FLP burst exchanges 16 bits of data, referred to as a “page”. All
devices that support auto-negotiation must implement the “Base Page”, defined by IEEE 802.3
(registers 4 and 5). The LXT9785/LXT9785E also supports the optional “Next Page” function
(registers 7 and 8).
4.6.1.1
Base Page Exchange
By exchanging Base Pages, the LXT9785/LXT9785E and its link partner communicate their
capabilities to each other. Both sides must receive at least three identical base pages for negotiation
to proceed. Each side finds their highest common capabilities, exchange more pages, and agree on
the operating state of the line.
Table 42. Intel
LXT9785/9785E Global Hardware Configuration Settings
Desired Mode
CFG
Pin Settings
1
Resulting Register Bit Values
AutoNeg
Speed
Duplex
1
2
3
0.12
0.13
0.8
4.8
4.7
4.6
4.5
Disabled
10
Half
Low
Low
Low
0
0
0
N/A
Auto-Negotiation
Advertisement
Full
Low
Low
High
1
100
Half
Low
High
Low
1
0
Full
Low
High
High
1
Enabled
100
Half
High
Low
Low
1
1
0
0
1
0
0
Full/Half
High
Low
High
1
0
1
1
10/100
Half
High
High
Low
1
0
0
1
0
1
Full/Half
High
High
High
1
0
1
1
1
1
1. Refer to
Table 5, “Intel LXT9785/LXT9785E RMII Signal Descriptions – PQFP” on page 36
through
Table 17, “Intel LXT9785/LXT9785E Receive FIFO Depth Considerations” on page 50
Table 24, “Intel
LXT9785/LXT9785E RMII Signal Descriptions – BGA23” on page 82
through
Table 36, “Intel LXT9785/
LXT9785E Receive FIFO Depth Configurations” on page 97
, and
Table 39, “Intel LXT9785 BGA15 Signal
Descriptions” on page 109
for CFG pin assignments.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXFLED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXFLED0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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| DJIXFPAD0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXFPAD0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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