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參數(shù)資料
| 型號： | DJIXPECD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 199/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXPECD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
201
7
Collision Test
This bit is ignored by the LXT9785/LXT9785E
0 = Disable COL signal test
1 = Enable COL signal test
R/W
0
6
Speed Selection
1000 Mbps
0.6
1
1
0
0
0.13
1 = Reserved
0 = 1000 Mbps (not allowed)
1 = 100 Mbps
0 = 10 Mbps
R/W
0
5:0
Reserved
Write as 0, ignore on Read
R/W
000000
Table 84. Status Register (Address 1)
Bit
Name
Description
Type
1,2
Default
15
100BASE-T4
0 = PHY not able to perform 100BASE-T4
1 = PHY able to perform 100BASE-T4
R
0
14
100BASE-X
Full-Duplex
0 = PHY not able to perform full-duplex 100BASE-X
1 = PHY able to perform full-duplex 100BASE-X
R
1
13
100BASE-X
Half-Duplex
0 = PHY not able to perform half-duplex 100BASE-X
1 = PHY able to perform half-duplex 100BASE-X
R
1
12
10 Mbps Full-Duplex
0 = PHY not able to operate at 10 Mbps in full-duplex
mode
1 = PHY able to operate at 10 Mbps in full-duplex
mode
R
1
11
10 Mbps Half-Duplex
0 = PHY not able to operate at 10 Mbps in half-duplex
1 = PHY able to operate at 10 Mbps in half-duplex
mode
R
1
10
100BASE-T2
Full-Duplex
0 = PHY not able to perform full-duplex 100BASE-T2
1 = PHY able to perform full-duplex 100BASE-T2
R
0
9
100BASE-T2
Half-Duplex
0 = PHY not able to perform half-duplex 100BASE-T2
1 = PHY able to perform half-duplex 100BASE-T2
R
0
8
Extended Status
0 = No extended status information in Register 15
1 = Extended status information in Register 15
R
0
7
Reserved
Write as 0, ignore on Read
R
0
6
MF Preamble
Suppression
0 = PHY will not accept management frames with
preamble suppressed
1 = PHY accepts management frames with preamble
suppressed
R
0
1. R = Read Only
2. Bits that Latch High (LH) or Latch Low (LL) automatically clear when read.
Table 83. Control Register (Address 0) (Sheet 2 of 2)
Bit
Name
Description
Type
1
Default
1. R/W = Read/Write, SC = Self Clearing when operation complete.
2. During a hardware reset, all LHR information is latched in from the pins. During a software reset (0.15), the
LSHR information is not re-read from the pins. This information reverts back to the information that was
read in during the hardware reset. During a hardware rest, register information is unavailable from 1 ms
after de-assertion of the reset. During a software reset (0.15) the registers are available for reading. The
reset bit should be polled to see when the part has completed reset.
3. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
4. Default value of Register bits 0.12, 0.13, and 0.8 are determined by the CFG pins as described in
Table 42,
“Intel LXT9785/9785E Global Hardware Configuration Settings” on page 129
.
5. Default value of Register bit 0.11 is determined by the LINKHOLD configuration pin.
相關PDF資料 |
PDF描述 |
|---|---|
| DJLXTPCD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPCD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPCD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTPED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXPEED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPEED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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| DJIXPEED0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLAD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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