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參數(shù)資料
| 型號： | DJIXPLAD0QE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 114/226頁 |
| 文件大小： | 1575K |
| 代理商： | DJIXPLAD0QE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
116
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
4.0
Functional Description
4.1
Introduction
The Intel
LXT9785/LXT9785E is an 8-port Fast Ethernet 10/100 PHY transceiver that supports
10 Mbps and 100 Mbps networks, complying with all applicable requirements of IEEE 802.3
standards. The device incorporates a Serial Media Independent Interface (SMII), Source
Synchronous-Serial Media Independent Interface (SS-SMII), and a Reduced Serial Independent
Interface (RMII) to enable each individual network port to interface with multiple 10/100 MACs.
Each port directly drives either a 100BASE-TX line or a 10BASE-T line. The LXT9785/9785E
also supports 100BASE-FX operation via an LVPECL interface. The device has a 241-ball BGA, a
208-pin QFP, or a 196-ball BGA package.
The 196-ball BGA package (BGA15) is a reduced feature-set product. The BGA15 package does
not support the following features:
RMII
Fiber
Sectionalization
Third LED port (only two LEDs per port)
Hardware control pins:
— PAUSE
— MDIX
— MDDIS
— PWRDWN
— Lower three PHY address (out of five PHY address bits)
Extended temperature
Note:
Unless otherwise noted, all information in this document applies to the LXT9785 and LXT9785E.
4.1.1
OSP Architecture
The Intel LXT9785/LXT9785E incorporates high-efficiency Optimal Signal Processing design
techniques, combining the best properties of digital and analog signal processing to produce a truly
optimal device.
The receiver utilizes decision feedback equalization to increase noise and cross-talk immunity by
as much as 3 dB over an ideal all-analog equalizer. Using OSP mixed-signal processing techniques
in the receive equalizer avoids the quantization noise and calculation truncation errors found in
traditional DSP-based receivers (typically complex DSP engines with A/D converters). The result
is improved receiver noise and cross-talk performance.
The OSP architecture also requires substantially less computational logic than traditional DSP-
based designs. The result is lower power consumption and reduced logic switching noise generated
by DSP engines clocked at speeds up to 125 MHz. The logic switching noise can be a considerable
source of EMI when generated from the device’s power supplies.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXPLAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLAD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLCD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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參數(shù)描述 |
|---|---|
| DJIXPLAD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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