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參數(shù)資料
| 型號： | DJIXPLCD0SE000 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 197/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXPLCD0SE000 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
199
7.0
Register Definitions
The LXT9785/LXT9785E register set includes multiple 16-bit registers, 18 registers per port.
Table 82
presents a complete register listing.
Table 83, “Control Register (Address 0)” on page 200
through
Table 100, “Cable Diagnostics Register (Address 29, Hex 1D)” on page 217
define
individual registers and
Table 101, “Intel LXT9785/LXT9785E Register Bit Map” on page 219
provides a consolidated memory map of all registers.
Base registers (0 through 8) are defined in accordance with the “Reconciliation Sublayer and
Media Independent Interface” and “Physical Layer Link Signaling for 10/100 Mbps Auto-
Negotiation” sections of the IEEE 802.3 standard.
Additional registers (16 through 21, 25, 27, and 29) are defined in accordance with the IEEE 802.3
standard for adding unique chip functions.
The BGA15 package on some registers has different default values. Some LXT9785 features are
not available on the BGA15 package. These differences are called out in the register description
and in the table notes in individual register tables.
Table 82. Intel
LXT9785/LXT9785E Register Set (Sheet 1 of 2)
Address
Register Name
Bit Assignments
0
“Control Register (Address 0)”
Refer to
Table 83 on page 200
1
“Status Register (Address 1)”
Refer to
Table 84 on page 201
2
“PHY Identification Register 1 (Address 2)”
Refer to
Table 85 on page 203
3
“PHY Identification Register 2 (Address 3)”
Refer to
Table 86 on page 203
4
“Auto-Negotiation Advertisement Register (Address 4)”
Refer to
Table 87 on page 204
5
“Auto-Negotiation Link Partner Base Page Ability Register
(Address 5)”
Refer to
Table 88 on page 205
6
“Auto-Negotiation Expansion Register (Address 6)”
Refer to
Table 89 on page 206
7
“Auto-Negotiation Next Page Transmit Register (Address 7)”
Refer to
Table 90 on page 206
8
“Auto-Negotiation Link Partner Next Page Receive Register
(Address 8)”
Refer to
Table 91 on page 207
9
1000BASE-T/100BASE-T2 Control
Not Implemented
10
1000BASE-T/100BASE-T2 Status
Not Implemented
15
Extended Status
Not Implemented
16
“Port Configuration Register (Address 16, Hex 10)”
Refer to
Table 92 on page 207
17
“Quick Status Register (Address 17, Hex 11)”
Refer to
Table 93 on page 209
18
“Interrupt Enable Register (Address 18, Hex 12)”
Refer to
Table 94 on page 211
19
“Interrupt Status Register (Address 19, Hex 13)”
Refer to
Table 95 on page 212
20
“LED Configuration Register (Address 20, Hex 14)”
Refer to
Table 96 on page 213
21
“Receive Error Count Register (Address 21, Hex 15)”
Refer to
Table 97 on page 214
22-24
Reserved
N/A
25
“RMII Out-of-Band Signaling Register (Address 25, Hex 19)”
Refer to
Table 98 on page 215
26
Reserved
N/A
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXPLCD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXPLCD0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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