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參數資料
| 型號： | DJIXPLCD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數： | 215/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXPLCD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
217
3
SLP_Det
Standard Link Partner Detected.
0 = Standard link partner not discovered; process may not be
complete.
1 = Standard link partner discovered; indication not to turn on
power over the cable.
Note:
This bit is only valid while link is down.
R, LH
0
2
LFIT
Expired
Link Fail Inhibit Timer expiration indicator. Valid only
when SLP_Det = 1.
0 = Link Fail Inhibit Timer has not expired or standard link
partner not discovered
1 = Link Fail Inhibit Timer expired with a standard link partner
detected since last register read or link establishment
R, LH
0
1:0
Reserved
Write as 0, ignore on Read.
R
00
Table 99. Trim Enable Register (Address 27, Hex 1B) (Sheet 2 of 2)
Bit
Name
Description
Type
5
Default
1. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
2. Default values for Register bits 27.11:10 are determined by the TxSLEW pins.
3. Default value for Register bit 27.9 is determined by the AMDIX_EN pin.
4. Default value for Register bit 27.8 is determined by the MDIX pin. BGA15 does not support the MDIX
hardware configuration. The BGA15 default = 0.
5. R/W = Read/Write, R = Read Only, LH = Latching High – cleared when read.
6.
Table 100. Cable Diagnostics Register (Address 29, Hex 1D) (Sheet 1 of 2)
Bit
Name
Description
Type
1
Default
2
15:14
Reserved
Write as 01, ignore on read
R/W
01
13:11
Start-Test
000 = Do not perform cable fault test (Default)
101 = Perform long cable fault test only
110 = Perform short cable fault test only
Once Register bit 29.9 is set, the Start-Test
bits will clear when read.
Any other combination of the Register bit
settings are reserved and should not be used.
R/W
LH
000
10
CD_EN
0 = Normal operation
1 = Enable cable diagnostic tests. Forces
link to drop.
R/W
0
1. R/W = Read/Write, R = Read only, LH = Latching High, cleared when read
2. Recommended default value.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXPLED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DJIXPLED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPLED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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