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參數(shù)資料
| 型號： | DJIXPPCD0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 214/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXPPCD0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
216
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
Table 99. Trim Enable Register (Address 27, Hex 1B) (Sheet 1 of 2)
Bit
Name
Description
Type
5
Default
15:13
Reserved
Write as 0, ignore on Read
R
N/A
12
Reserved
Write as 0, ignore on Read.
R/W
0
11:10
Per-Port
Rise Time
Control
00 =3.3 ns
01 =3.6 ns
10 =3.9 ns
11 = 4.2 ns
NOTE:
Values represent nominal load conditions.
R/W
LSHR
1,2
9
AMDIX_EN
0 = Disable auto MDI/MDIX
1 = Enable auto MDI/MDIX
R/W
LSHR
1,3
8
MDIX
0 = MDI, transmit on pair A (TPFIN
n
/TPFIP
n
) and receive on
pair B (TPFON
n
/TPFOP
n
)
1 = MDIX transmit on pair B (TPFON
n
/TPFOP
n
) and receive
on pair A (TPFIN
n
/TPFIP
n
)
NOTE:
Manual MDI/MDIX selection (This bit is ignored when
Register bit 27.9 = 1).
NOTE:
BGA15 does not support the MDIX hardware
configuration.
R/W
LSHR
1,4
7
Analog
Loopback
0 = Disable analog loopback
1 = Enable analog loopback (twisted-pair transmit outputs are
active)
NOTE:
In fiber mode, SD for the port must be asserted.
R/W
0
6
Dis_EN
DTE Discovery Process Enable.
0 = Disable DTE discovery process
1 = Enable DTE discovery process
Restart auto-negotiation after writing to this bit to ensure
proper operation.
R/W
0
5
Reserved
Write as 0, ignore on Read.
R/W
0
4
Power_EN
Power Enable (Requires Auto-Negotiation Enable
Register bit 0.12 = 1).
0 = Remote-Power DTE not discovered; process may not be
complete.
1 = Potential Remote-Power DTE discovered; indication to
turn on power over the cable.
R
0
1. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
2. Default values for Register bits 27.11:10 are determined by the TxSLEW pins.
3. Default value for Register bit 27.9 is determined by the AMDIX_EN pin.
4. Default value for Register bit 27.8 is determined by the MDIX pin. BGA15 does not support the MDIX
hardware configuration. The BGA15 default = 0.
5. R/W = Read/Write, R = Read Only, LH = Latching High – cleared when read.
6.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXPPED0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJLXTEAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXPPED0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPED0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJL26CIP6A9 | 制造商:DJL26CIP6A9 功能描述:DJL26CIP6A9 |
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