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參數(shù)資料
| 型號(hào)： | DPS256X16CY3-30M |
| 英文描述： | x16 SRAM Module |
| 中文描述： | x16的SRAM模塊 |
| 文件頁(yè)數(shù)： | 5/10頁(yè) |
| 文件大?。?/td> | 839K |
| 代理商： | DPS256X16CY3-30M |
DPS256X16Cn3/DPS256X16Bn3
Dense-Pac Microsystems, Inc.
DATA RETENTION WAVEFORM:
SEL Controlled. (Applies to DPS256X16Cn3 only)
DATA RETENTION WAVEFORM:
CE Controlled.
VDD
4.5V
SEL
VDR2
0.4V
0V
SEL
≤ -0.2V
VDD
4.5V
2.3V
VDR1
CE
0V
CE
≥ VDD -0.2V
+5V
255
480
CL*
DOUT
Figure 1. Output Load
* Including Probe and Jig Capacitance.
OUTPUT LOAD
Load
CL
Parameters Measured
1
100pF
except tLZ1, tLZ2, tHZ1, tHZ2, tOHZ, tOLZ,
and tWHZ
2
5pF
tLZ1, tLZ2, tHZ1, tHZ2, tOHZ, tOLZ, and
tWHZ
NOTE: tLZ2 and tHZ2 apply to DPS256X16Cn3 version only.
AC TEST CONDITIONS
Input Pulse Levels
0V to 3.0V
Input Pulse Rise and Fall Times
5ns
Input and Output
Timing Reference Levels
1.5V
Data Retention AC Characteristics 8
Symbol
Parameter
Test Conditions
Min.
Typ.
Max.
Unit
VDR
VDD for Data
Retention
CE
≥ VDR -0.2V, (SEL ≥ VDR -0.2V,
or VIN
≤ VDR -0.2V or VIN ≤ 0.2V)
2.0
-
V
VCDR
Chip Disable to
Data Retention Time
See Data Retention Waveform
0
-
ns
tR
Operation Recovery Time
See Data Retention Waveform
5
-
ms
NOTE: Test Conditions in parenthesis apply to DPS256X16Cn3 version only.
30A097-34
REV. G
4
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相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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