參數(shù)資料
型號： DS26401NA2+
廠商： Maxim Integrated Products
文件頁數(shù)： 79/309頁
文件大小： 0K
描述： IC OCTAL FRAMER T1/E1/J1 256BGA
產品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 90
控制器類型： T1/E1/J1 調幀器
接口： WAN
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 275mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA，CSBGA
供應商設備封裝： 256-CSBGA（17x17）
包裝： 托盤
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DS26401 Octal T1/E1/J1 Framer
17
5. SIGNAL DESCRIPTIONS
5.1 Receive Framer Signals
Signal Name:
RPOS (1–8)
Signal Description:
Receive Positive Data Input
Signal Type:
Input
Sampled on the falling edge of RCLK for bipolar data to be clocked through the receive side framer. Data on RPOS
and RNEG will typically be AMI, B8ZS, or HDB3 format bipolar data. RPOS can be used for unipolar (NRZ) data if
enabled by the Input Data Format bit (IDF) at RCR3.7.
Signal Name:
RNEG (1–8)
Signal Description:
Receive Negative Data Input
Signal Type:
Input
Sampled on the falling edge of RCLK for bipolar data to be clocked through the receive side framer. Data on RPOS
and RNEG will typically be AMI, B8ZS, or HDB3 format bipolar data. The RNEG input should be grounded when the
DS26401 is set to receive unipolar (NRZ) data, enabled by the Input Data Format bit (IDF) at RCR3.7.
Signal Name:
RCLK (1–8)
Signal Description:
Receive Clock
Signal Type:
Input
A 1.544MHz (T1) or 2.048MHz (E1) clock that is used to clock data through the receive side framer.
Signal Name:
RSER (1–8)
Signal Description:
Receive Serial Data
Signal Type:
Output
Received NRZ serial data. Updated on rising edges of RCLK when the receive side elastic store is disabled.
Updated on the rising edges of RSYSCLK when the receive side elastic store is enabled.
Signal Name:
RSIG (1–8)
Signal Description:
Receive Signaling Output
Signal Type:
Output
Outputs signaling bits in a PCM format. Updated on rising edges of RCLK when the receive side elastic store is
disabled. Updated on the rising edges of RSYSCLK when the receive side elastic store is enabled.
Signal Name:
RSYNC (1–8)
Signal Description:
Receive Sync
Signal Type:
Input/Output
An extracted pulse, one RCLK wide that identifies either frame or multiframe boundaries. If set to output frame
boundaries then RSYNC can be programmed to output doublewide pulses on signaling frames in T1 mode.
Signal Name:
RSYSCLK (1–8)
Signal Description:
Receive System Clock
Signal Type:
Input
1.544MHz, 2.048MHz, 4.096MHz, or 8.192MHz, or 16.384MHz receive backplane clock. Only used when the
receive-side elastic store function is enabled. Should be tied low in applications that do not use the receive-side
elastic store.
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PDF描述
VI-24L-IX-S CONVERTER MOD DC/DC 28V 75W
DS26401+ IC OCTAL FRAMER T1/E1/J1 256BGA
PIC16LF1938-E/SS MCU 8BIT 16K FLASH 28SSOP
DS26401A2+ IC OCTAL FRAMER T1/E1/J1 256BGA
PIC16F1938-E/SS MCU 8BIT 16K FLASH 28SSOP
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DS26502 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:T1/E1/J1/64KCC BITS Element
DS26502_06 制造商:DALLAS 制造商全稱:Dallas Semiconductor 功能描述:T1/E1/J1/64KCC BITS Element
DS26502DK 功能描述:時鐘和定時器開發(fā)工具 DS26502 Dev Kit RoHS:否 制造商:Texas Instruments 產品:Evaluation Modules 類型:Clock Conditioners 工具用于評估:LMK04100B 頻率:122.8 MHz 工作電源電壓:3.3 V
DS26502L 功能描述:計時器和支持產品 E1/T1/J1/64Kcc Bits Element RoHS:否 制造商:Micrel 類型:Standard 封裝 / 箱體:SOT-23 內部定時器數(shù)量:1 電源電壓-最大:18 V 電源電壓-最小:2.7 V 最大功率耗散: 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝:Reel
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