參數(shù)資料
型號(hào)： DS26524GA5+
廠商： Maxim Integrated Products
文件頁數(shù)： 18/273頁
文件大?。?/td> 0K
描述： IC TXRX T1/E1/J1 QUAD 256-CSBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 90
類型： 線路接口裝置（LIU）
驅(qū)動(dòng)器/接收器數(shù)： 4/4
規(guī)程： T1/E1/J1
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA，CSBGA
供應(yīng)商設(shè)備封裝： 256-CSBGA（17x17）
包裝： 托盤
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DS26524 Quad T1/E1/J1 Transceiver
114 of 273
Register Name:
GFSRR
Register Description:
Global Framer and BERT Software Reset Register
Register Address:
0F6h
Bit #
7
6
5
4
3
2
1
0
Name
—
FSRST4
FSRST3
FSRST2
FSRST1
Default
0
Bit 3: Channel 4 Framer and BERT Software Reset (FSRST4). Framer logic and registers are reset with a 0-to-1
transition in this bit. The reset is released when a zero is written to this bit.
0 = Normal operation
1 = Reset framer and BERT
Bit 2: Channel 3 Framer and BERT Software Reset (FSRST3). Framer logic and registers are reset with a 0-to-1
transition in this bit. The reset is released when a zero is written to this bit.
0 = Normal operation
1 = Reset framer and BERT
Bit 1: Channel 2 Framer and BERT Software Reset (FSRST2). Framer logic and registers are reset with a 0-to-1
transition in this bit. The reset is released when a zero is written to this bit.
0 = Normal operation
1 = Reset framer and BERT
Bit 0: Channel 1 Framer and BERT Software Reset (FSRST1). Framer logic and registers are reset with a 0-to-1
transition in this bit. The reset is released when a zero is written to this bit.
0 = Normal operation
1 = Reset framer and BERT
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PDF描述
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