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參數(shù)資料
| 型號(hào)： | DS3120N |
| 廠商： | Maxim Integrated Products |
| 文件頁(yè)數(shù)： | 55/133頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1 28-CHANNEL IND |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 控制器類型： | T1 調(diào)幀器 |
| 接口： | 并行/串行 |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 300mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 316-BGA |
| 包裝： | 管件 |
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DS3112
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2.7 High-Speed (T3 or E3) Receive Port Signal Description
Signal Name:
HRPOS/HRNEG
Signal Description:
High-Speed (T3 or E3) Receive Serial Data Inputs
Signal Type:
Input
These input signals sample the serial data from the incoming T3 data streams or E3 data streams. Data
can be clocked into the device either on rising edges (normal clock mode) or falling edges (inverted clock
mode) of the associated HRCLK. This option is controlled via the HRCLKI control bit in Master Control
Register 2 (Section 4.2).
Signal Name:
HRCLK
Signal Description:
High-Speed (T3 or E3) Receive Serial Clock Input
Signal Type:
Input
This signal is used to clock data in from the incoming T3 or E3 data streams. The T3 or E3 serial data
streams at the HRPOS and HRNEG signals can be clocked into the device either on rising edges (normal
clock mode) or falling edges (inverted clock mode) of HRCLK. This option is controlled via the HRCLKI
control bit in Master Control Register 2 (Section 4.2).
Note: The HRCLK must be present for the host to be able to obtain status information (except the LOTC
and LORC status bits, see Section 4.3) from the device.
2.8 High-Speed (T3 or E3) Transmit Port Signal Description
Signal Name:
HTPOS/HTNEG
Signal Description:
High-Speed (T3 or E3) Transmit Serial Data Outputs
Signal Type:
Output
These output signals present the outgoing T3 data streams or E3 data streams. Data can be clocked out of
the device either on rising edges (normal clock mode) or falling edges (inverted clock mode) of HTCLK.
This option is controlled via the HTCLKI control bit in Master Control Register 2 (Section 4.2). Also,
these outputs can be forced high or low via the HTDATH and HTDATL control bits respectively in
Master Control Register 2 (Section 4.2).
Signal Name:
HTCLK
Signal Description:
High-Speed (T3 or E3) Transmit Serial Clock Output
Signal Type:
Output
This output signal is used to clock T3 or E3 data out of the device. The T3 or E3 serial data streams at the
HTPOS and HTNEG signals can be clocked out of the device either on rising edges (normal clock mode)
or falling edges (inverted clock mode) of HTCLK. This option is controlled via the HTCLKI control bit
in Master Control Register 2 (Section 4.2).
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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