參數(shù)資料
型號(hào)： DS80C310-QCG+T&R
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 7/22頁(yè)
文件大?。?/td> 0K
描述： IC MCU HI SPEED 25MHZ 44-PLCC
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 500
系列： 80C
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： EBI/EMI，SIO，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR
輸入/輸出數(shù)： 32
程序存儲(chǔ)器類(lèi)型： ROMless
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 44-LCC（J 形引線）
包裝： 帶卷 (TR)
DS80C310
15 of 22
Note 2:
Address is held in a weak latch until overdriven by external memory.
EXTERNAL CLOCK CHARACTERISTICS
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
Clock High Time
tCHCX
10
ns
Clock Low Time
tCLCX
10
ns
Clock Rise Time
tCLCL
5
ns
Clock Fall Time
tCHCL
5
ns
SERIAL PORT MODE 0 TIMING CHARACTERISTICS
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
SM2 = 0, 12 clocks per cycle
12tCLCL
Serial Port Clock Cycle
Time
tXLXL
SM2 = 1, 4 clocks per cycle
4tCLCL
ns
SM2 = 0, 12 clocks per cycle
10tCLCL
Output Data Setup to
Clock Rising
tQVXH
SM2 = 1, 4 clocks per cycle
3tCLCL
ns
SM2 = 0, 12 clocks per cycle
2tCLCL
Output Data Hold from
Clock Rising
tXHQX
SM2 = 1, 4 clocks per cycle
tCLCL
ns
SM2 = 0, 12 clocks per cycle
tCLCL
Input Data Hold after
Clock Rising
tXHDX
SM2 = 1, 4 clocks per cycle
tCLCL
ns
SM2 = 0, 12 clocks per cycle
11tCLCL
Clock Rising Edge to
Input Data Valid
tXHDV
SM2 = 1, 4 clocks per cycle
3tCLCL
ns
DEFINITION OF AC SYMBOLS
In an effort to remain compatible with the original 8051 family, this device specifies the same parameters
as such devices, using the same symbols. For completeness, the following are description of the symbols.
t
Time
A
Address
C
Clock
D
Input Data
H
Logic Level High
L
Logic Level Low
I
Instruction
P
PSEN
Q
Output Data
R
RD Signal
V
Valid
W
WR Signal
X
No longer a valid logic level
Z
Tri-State
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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