參數(shù)資料
型號： DSP56321VF220
廠商： Freescale Semiconductor
文件頁數(shù)： 72/84頁
文件大?。?/td> 0K
描述： IC DSP 24BIT 220MHZ 196-BGA
標準包裝： 126
系列： DSP56K/Symphony
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 220MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.60V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 196-FBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
DSP56321 Technical Data, Rev. 11
A-10
Freescale Semiconductor
Power Consumption Benchmark
M_TLR0 EQU
$FFFF8E
; TIMER0 Load Reg
M_TCPR0 EQU $FFFF8D
; TIMER0 Compare Register
M_TCR0 EQU
$FFFF8C
; TIMER0 Count Register
;
Register Addresses Of TIMER1
M_TCSR1 EQU $FFFF8B
; TIMER1 Control/Status Register
M_TLR1 EQU
$FFFF8A
; TIMER1 Load Reg
M_TCPR1 EQU $FFFF89
; TIMER1 Compare Register
M_TCR1 EQU
$FFFF88
; TIMER1 Count Register
;
Register Addresses Of TIMER2
M_TCSR2 EQU $FFFF87
; TIMER2 Control/Status Register
M_TLR2 EQU
$FFFF86
; TIMER2 Load Reg
M_TCPR2 EQU $FFFF85
; TIMER2 Compare Register
M_TCR2 EQU
$FFFF84
; TIMER2 Count Register
M_TPLR EQU
$FFFF83
; TIMER Prescaler Load Register
M_TPCR EQU
$FFFF82
; TIMER Prescalar Count Register
;
Timer Control/Status Register Bit Flags
M_TE EQU 0
; Timer Enable
M_TOIE EQU 1
; Timer Overflow Interrupt Enable
M_TCIE EQU 2
; Timer Compare Interrupt Enable
M_TC EQU $F0
; Timer Control Mask (TC0-TC3)
M_INV EQU 8
; Inverter Bit
M_TRM EQU 9
; Timer Restart Mode
M_DIR EQU 11
; Direction Bit
M_DI EQU 12
; Data Input
M_DO EQU 13
; Data Output
M_PCE EQU
15
; Prescaled Clock Enable
M_TOF EQU 20
; Timer Overflow Flag
M_TCF EQU 21
; Timer Compare Flag
;
Timer Prescaler Register Bit Flags
M_PS EQU
$600000
; Prescaler Source Mask
M_PS0 EQU
21
M_PS1 EQU
22
;
Timer Control Bits
M_TC0 EQU 4
; Timer Control 0
M_TC1 EQU 5
; Timer Control 1
M_TC2 EQU 6
; Timer Control 2
M_TC3 EQU 7
; Timer Control 3
;------------------------------------------------------------------------
;
EQUATES for Direct Memory Access (DMA)
;
;------------------------------------------------------------------------
;
Register Addresses Of DMA
M_DSTR EQU FFFFF4
; DMA Status Register
M_DOR0 EQU $FFFFF3
; DMA Offset Register 0
M_DOR1 EQU $FFFFF2
; DMA Offset Register 1
M_DOR2 EQU $FFFFF1
; DMA Offset Register 2
M_DOR3 EQU $FFFFF0
; DMA Offset Register 3
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PDF描述
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