參數(shù)資料
型號(hào)： DSP56853
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： Digitial Signal Controller
中文描述： 對(duì)數(shù)碼信號(hào)控制器
文件頁(yè)數(shù)： 321/662頁(yè)
文件大?。?/td> 15984K
代理商： DSP56853
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Functional Description
Enhanced Synchronous Serial Interface (ESSI), Rev. 4
Freescale Semiconductor
12-21
12.5.4.2 Operation Using RSM Register
When the RSM register is included in the design, interrupt overhead can be reduced. If all bits of
the RSM register are set, the ESSI receiver will continue to operate as previously described. The
RSM register is used to automatically discard data from selected time slots. This is accomplished
by writing the RSM with 0 in the selected time-slot bit location. This means no data is transferred
from the Receive Data Shift Register (RXSR) on the zero
time-slots, no status flags change, and
no interrupts are generated.
Receiver timing in the Network mode, and using RSM registers for an 8-bit word with a
continuous clock, results in the disabled FIFO five words per frame sync. In this example there
are only two receive interrupts per frame instead of five as in the previous example where the
RSM register is not used. This process is illustrated in
Figure 12-8
and explained in
Table 12-11
.
Table 12-10.
Notes for Transmit Timing with Mask Register in
Figure 12-8
Note
Source
Signal
Destination
Signal
Description
1
—
—
Example of a five time slot frame, transmitting in time slots 0 and 3.
Example of a word length frame sync and standard timing (TFSI=0, TFSL=0,
and TEFS=0). Frame timing begins with the rising edge of SC2.
For enabled time slots, this flag is set at the beginning of each word to
indicate the STX data has been used and another data word should be
supplied by the software. If the transmit interrupt is enabled the processor is
interrupted to request the data. The flag and interrupt are cleared when data
is written to either the STX or STSR registers.
1
On each word clock boundary a decision is made concerning what to
transmit on the next time slot. If the TSMn register bit is
zero
for the next
time slot, the STD pin is tri-stated and the time slot is ignored.
2
SC2
—
3
—
TDE Status Flag
and Interrupt
4
STX / STSR
Register
TXSR
Register
When the TSMn bit is
one
for the next time slot, the contents or the STX
register are transferred to the TXSR register and this data is shifted out. If
the STX register has not been written in the previous time slot, the previous
data is reused.
Note:
If the STSR is written instead of the STX, the STD pin is
tri-stated as stated in
Section 12.5.2.1
.
When neither of these registers were written in the previous time slot (where
TSMn=1), the TUE status bit will be set and the hardware will operate as if
the STX register had been written. The STD pin will be enabled and the
contents of the STX will be transmitted again. This may lead to drive conflicts
on the transmit data line, in another device is transmitting data during this
time slot.
On active time slots, the TXSR register contents are shifted out on the STC
pin, one bit per rising edge of SCK.
On inactive time slots, the STD pin is tri-stated so it can be driven by another
device.
5
TXSR
Register
STD Pin
1.
Section 12.13
provides a complete description of the interrupt process.
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