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參數(shù)資料
| 型號： | DSP56F807 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 16-bit Hybrid Controller(16位混合控制器) |
| 中文描述： | 16位混合控制器（16位混合控制器） |
| 文件頁數(shù)： | 28/52頁 |
| 文件大?。?/td> | 1124K |
| 代理商： | DSP56F807 |
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28
56F807 Technical Data
Address Valid to Input Data Valid
Wait states = 0
Wait states > 0
t
AD
—
—
1
(T*WS)+1
ns
ns
Address Valid to RD Asserted
t
ARDA
-4.4
—
ns
RD Asserted to Input Data Valid
Wait states = 0
Wait states > 0
t
RDD
—
—
2.4
(T*WS) + 2.4
ns
ns
WR Deasserted to RD Asserted
t
WRRD
6.8
—
ns
RD Deasserted to RD Asserted
t
RDRD
0
—
ns
WR Deasserted to WR Asserted
t
WRWR
14.1
—
ns
RD Deasserted to WR Asserted
t
RDWR
12.8
—
ns
1.
T = Clock Period. For 80MHz operation, T = 12.5ns.
2.
Parameters listed are guaranteed by design.
Timing is both wait state and frequency dependent. In the formulas listed, WS = the number of wait states and
To calculate the required access time for an external memory for any frequency < 80MHz, use this formula:
Top = Clock period @ desired operating frequency
WS = Number of wait states
Memory Access Time = (Top*WS) + (Top- 11.5)
Figure 13. External Bus Asynchronous Timing
Table 29. External Bus Asynchronous Timing
1,2
(Continued)
Operating Conditions:
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0–3.6 V, T
A
= –40
°
to +85
°
C, C
L
≤
50pF, f
op
= 80MHz
Characteristic
Symbol
Min
Max
Unit
A0–A15,
PS, DS
(See Note)
WR
D0–D15
RD
Note: During read-modify-write instructions and internal instructions, the address lines do not change state.
Data In
Data Out
t
AWR
t
ARDA
t
ARDD
t
t
RD
t
RDRD
t
RDWR
t
WRWR
t
WR
t
DOS
t
WRD
t
WRRD
t
AD
t
DOH
t
DRD
t
RDD
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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