Symphony DSP56720/DSP56721 Multi-Core Audio Processors, Rev. 5 Freescale Semicon" />
參數(shù)資料
型號(hào)： DSPB56720AG
廠(chǎng)商： Freescale Semiconductor
文件頁(yè)數(shù)： 2/54頁(yè)
文件大?。?/td> 0K
描述： AUDIO PROCESSOR SYMPH 144-LQFP
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類(lèi)型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 200MHz
非易失內(nèi)存： 外部
芯片上RAM： 744kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.00V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤(pán)
Symphony DSP56720/DSP56721 Multi-Core Audio Processors, Rev. 5
Freescale Semiconductor
10
PD = 1.1 V × 625 mA
= 0.6875 W
TJ = 70 + (0.6875 × 40)
= 97.5° C
2.3
Power Requirements
To prevent high current conditions due to possible improper sequencing of the power supplies, use an external Schottky diode
as shown in Figure 6, connected between the DSP56720/DSP56721 IO_VDD and Core_VDD power pins.
Figure 6. Prevent High Current Conditions by Using External Schottky Diode
If an external Schottky diode is not used (to prevent a high current condition at power-up), then IO_VDD must be applied ahead
of Core_VDD, as shown in Figure 7.
Figure 7. Prevent High Current Conditions by Applying IO_VDD Before Core_VDD
For correct operation of the internal power-on reset logic, the Core_VDD ramp rate (Tr) to full supply must be less than 10 ms,
as shown in Figure 8.
There are no power down requirement for the digital 1.0 V (CORE) and 3.3 V (IO). For the analog PLL power, the digital (IO)
3.3 V must be power up before the analog 3.3 V power. Similarly, for power down the digital (IO) 3.3 V must be power down
after the analog power 3.3 V. This requirement is for avoiding possible leakage.
Figure 8. Ensure Correct Operation of Power-On Reset with Fast Ramp of Core_VDD
IO_VDD
Core_VDD
External
Schottky
Diode
Core_VDD
IO_VDD
Core_VDD
Tr must be < 10 ms
0 V
1.0 V
Tr
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