CPU Interrupt Priority Level Status" />
參數(shù)資料
型號(hào)： DSPIC33FJ12MC202T-I/ML
廠商： Microchip Technology
文件頁數(shù)： 38/155頁
文件大?。?/td> 0K
描述： IC DSPIC MCU/DSP 12K 28QFN
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
標(biāo)準(zhǔn)包裝： 1,600
系列： dsPIC™ 33F
核心處理器： dsPIC
芯體尺寸： 16-位
速度： 40 MIP
連通性： I²C，IrDA，SPI，UART/USART
外圍設(shè)備： 高級(jí)欠壓探測/復(fù)位，電機(jī)控制 PWM，QEI，POR，PWM，WDT
輸入/輸出數(shù)： 21
程序存儲(chǔ)器容量： 12KB（12K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 6x10b/12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-VQFN 裸露焊盤
包裝： 帶卷 (TR)
配用： AC164336-ND - MODULE SOCKET FOR PM3 28/44QFN
DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
其它名稱： DSPIC33FJ12MC202T-I/MLTR
2007-2011 Microchip Technology Inc.
DS70265E-page 23
dsPIC33FJ12MC201/202
bit 7-5
IPL<2:0>:
CPU Interrupt Priority Level Status bits(2)
111
= CPU Interrupt Priority Level is 7 (15), user interrupts disabled
110
= CPU Interrupt Priority Level is 6 (14)
101
= CPU Interrupt Priority Level is 5 (13)
100
= CPU Interrupt Priority Level is 4 (12)
011
= CPU Interrupt Priority Level is 3 (11)
010
= CPU Interrupt Priority Level is 2 (10)
001
= CPU Interrupt Priority Level is 1 (9)
000
= CPU Interrupt Priority Level is 0 (8)
bit 4
RA: REPEAT
Loop Active bit
1
= REPEAT loop in progress
0
= REPEAT loop not in progress
bit 3
N:
MCU ALU Negative bit
1
= Result was negative
0
= Result was non-negative (zero or positive)
bit 2
OV:
MCU ALU Overflow bit
This bit is used for signed arithmetic (2’s complement). It indicates an overflow of a magnitude that
causes the sign bit to change state.
1
= Overflow occurred for signed arithmetic (in this arithmetic operation)
0
= No overflow occurred
bit 1
Z:
MCU ALU Zero bit
1
= An operation that affects the Z bit has set it at some time in the past
0
= The most recent operation that affects the Z bit has cleared it (i.e., a non-zero result)
bit 0
C:
MCU ALU Carry/Borrow bit
1
= A carry-out from the Most Significant bit of the result occurred
0
= No carry-out from the Most Significant bit of the result occurred
REGISTER 3-1:
SR: CPU STATUS REGISTER (CONTINUED)
Note 1:
This bit can be read or cleared (not set).
2:
The IPL<2:0> bits are concatenated with the IPL<3> bit (CORCON<3>) to form the CPU Interrupt Priority
Level. The value in parentheses indicates the IPL if IPL<3> = 1. User interrupts are disabled when
IPL<3> = 1.
3:
The IPL<2:0> Status bits are read-only when NSTDIS = 1 (INTCON1<15>).
相關(guān)PDF資料
PDF描述
REC5-243.3DRWZ/H/B/M/SMD-R CONV DC/DC 5W 9-36VIN +/-3.3V
P51-3000-S-G-P-20MA-000-000 SENSOR 3000PSIS 1/8 NPT 4-20 MA
P51-500-A-S-D-4.5OVP-000-000 SENSOR 500PSI 1/4-18NPT .5-4.5V
P51-200-G-Z-MD-5V-000-000 SENSOR 200PSI 1/4-18NPT 1-5V
DSPIC33FJ12GP202T-I/ML IC DSPIC MCU/DSP 12K 28QFN
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參數(shù)描述
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