VDD
參數(shù)資料
型號： DSPIC33FJ16GS404T-50I/PT
廠商： Microchip Technology
文件頁數(shù)： 73/182頁
文件大小： 0K
描述： IC MCU/DSP 16KB FLASH 44-TQFP
標(biāo)準(zhǔn)包裝： 1,200
系列： dsPIC™ 33F
核心處理器： dsPIC
芯體尺寸： 16-位
速度： 50 MIPs
連通性： I²C，IrDA，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 帶卷 (TR)
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164
4173E–USB–09/07
AT89C5132
23.3.3.2
Timings
Table 115. SPI Interface Master AC Timing
VDD = 2.7 to 3.3V, TA = -40° to +85°C
Notes:
1. Value of this parameter depends on software.
2. Test conditions: capacitive load on all pins = 100 pF
Symbol
Parameter
Min
Max
Unit
Slave Mode
T
CHCH
Clock Period
8
T
OSC
T
CHCX
Clock High Time
3.2
T
OSC
T
CLCX
Clock Low Time
3.2
T
OSC
T
SLCH, TSLCL
SS Low to Clock edge
200
ns
T
IVCL, TIVCH
Input Data Valid to Clock Edge
100
ns
T
CLIX, TCHIX
Input Data Hold after Clock Edge
100
ns
T
CLOV, TCHOV
Output Data Valid after Clock Edge
100
ns
T
CLOX, TCHOX
Output Data Hold Time after Clock Edge
0
ns
T
CLSH, TCHSH
SS High after Clock Edge
0
ns
T
IVCL, TIVCH
Input Data Valid to Clock Edge
100
ns
T
CLIX, TCHIX
Input Data Hold after Clock Edge
100
ns
T
SLOV
SS Low to Output Data Valid
130
ns
T
SHOX
Output Data Hold after SS High
130
ns
T
SHSL
SS High to SS Low
(1)
T
ILIH
Input Rise Time
2
s
T
IHIL
Input Fall Time
2
s
T
OLOH
Output Rise Time
100
ns
T
OHOL
Output Fall Time
100
ns
Master Mode
T
CHCH
Clock Period
4
T
OSC
T
CHCX
Clock High Time
1.6
T
OSC
T
CLCX
Clock Low Time
1.6
T
OSC
T
IVCL, TIVCH
Input Data Valid to Clock Edge
50
ns
T
CLIX, TCHIX
Input Data Hold after Clock Edge
50
ns
T
CLOV, TCHOV
Output Data Valid after Clock Edge
65
ns
TCLOX, TCHOX
Output Data Hold Time after Clock Edge
0
ns
TILIH
Input Data Rise Time
2
s
TIHIL
Input Data Fall Time
2
s
TOLOH
Output Data Rise Time
50
ns
TOHOL
Output Data Fall Time
50
ns
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PDF描述
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