參數(shù)資料
型號： E5551A-S8
廠商： TEMIC SEMICONDUCTORS
元件分類： 通信及網絡
英文描述： SPECIALTY TELECOM CIRCUIT, PDSO8
封裝： SO-8
文件頁數(shù)： 20/1069頁
文件大?。?/td> 14303K
代理商： E5551A-S8
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SAM4CP [DATASHEET]
43051E–ATPL–08/14
20
5.3
System State at Power-up
5.3.1
Device Configuration after the First Power-up
After the fist power up, the SAM4CP boots from the ROM. The device configuration is defined by SAM-BA
boot
program.
5.3.2
Device Configuration after a Power Cycle when Booting from Flash Memory
After a power cycle of all the power supply rails, the system peripherals, such as the Flash Controller, the Clock
Generator, the Power Management Controller and the Supply Controller, are in the following state:
Slow Clock (SLCK) source is the internal 32 kHz RC Oscillator (32 kHz crystal oscillator is disabled)
Main Clock (MAINCK) source is set to the 4 MHz internal RC Oscillator
3 - 20 MHz crystal oscillator and PLLs are disabled
Core Brownout detector and Core reset are enabled
Backup Power-on-reset is enabled
VDDIO Supply Monitor is disabled
Flash Wait state (FWS) bit in the EEFC Flash Mode Register is set to 0
Core 0 Cache Controller (CMCC0) is enabled (only used if application link address for the Core 0 is 0x11000000)
Sub-system 1 is in reset state and not clocked
5.3.3
Device Configuration after a Reset
After a reset or a wake-up from Backup mode, the following system peripherals default to the same state as after a power
cycle:
Main Clock (MAINCK) source is set to the 4 MHz internal RC Oscillator
3 - 20 MHz crystal oscillator and PLLs are disabled
Flash Wait State (FWS) bit in the EEFC Flash Mode Register is set to 0
Core 0 Cache Controller (CMCC0) is enabled (only used if the application link address for the Core 0 is
0x11000000)
Sub-system 1 is in the reset state and not clocked
The states of the other peripherals are saved in the backup area managed by the Supply Controller as long as VDDBU is
maintained during device reset:
Slow Clock (SLCK) source selection is written in SUPC_ CR.XTALSEL.
Core Brownout Detector enable/disable is written in SUPC_MR.BODDIS.
Backup Power-on-reset enable/disable is written in the SUPC_MR.BUPPOREN.
VDDIO Supply Monitor mode is written in the SUPC_SMMR.
5.4
Active Mode
Active mode is the normal running mode with single or dual core executing code. The system clock can be the fast RC
oscillator, the main crystal oscillator or the PLLs. The power management controller (PMC) can be used to adapt the
frequency and to disable the peripheral clocks when not used.
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PDF描述
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