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參數(shù)資料
| 型號： | ELANSC400-100AI |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Single-Chip, Low-Power, PC/AT-Compatible Microcontrollers |
| 中文描述： | 單芯片，低功耗的PC / AT兼容微控制器 |
| 文件頁數(shù)： | 128/132頁 |
| 文件大小： | 2400K |
| 代理商： | ELANSC400-100AI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁當(dāng)前第128頁第129頁第130頁第131頁第132頁
128
élanSC400 and élanSC410 Microcontrollers Data Sheet
Figure 63.
Graphics Panel Interface
Timing (élanSC400 Microcontroller Only)
Table 51.
LCD Graphics Controller Cycles—élanSC400 Microcontroller Only
Symbol
Parameter Description
Notes
33-MHz
External Bus
Min
4T
2T
T
T
T-15
T-15
8T
Unit
Max
t1a
t1b
t2
t3
t4
t5
t6
t7
t8
t9
t11a
t11b
t12a
t12b
t13
t14
t15
SCK period, monochrome panel
SCK period, color STN panel
SCK High time
SCK Low time
Setup, data to SCK falling edge
Hold, LCD_data from SCK falling edge
Width, LC
Setup, FRM to LC falling
Hold, FRM from LC falling
Delay, LC falling to M phase change
Delay, power-on sequencing, LVDD to signals
Delay, power-on sequencing, signals to LVEE
Delay, power-off sequencing, LVEE to signals, normal power-down
Delay, power-off sequencing, signals to LVDD, normal power-down
Delay, LVEE to LCD_SIGNALS off, emergency power-down
Delay, LCD_SIGNALS off to LVDD off, emergency power-down
Delay, emergency power-off sequencing from BL2 edge
1
Notes:
1.
T = period of internal video dot clock—programmable via the Pixel Clock Control Register.
2. Programmable to within resolution of 8T intervals (single-screen mode) or 16T intervals (dual-screen mode).
3. Programmable through PMU Control Register 1, bits 2–0.
4. Programmable through PMU Control Register 1, bits 5–3.
5. Programmable through PMU Control Register 2, bits 2–0.
6. Programmable through PMU Control Register 2, bits 5–3.
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
ms
ms
ms
ns
ns
μ
s
1
1
1
1
1
1,2
1,2
0
15
62.5
62.5
500
500
3
7.8
7.8
62.5
62.5
0
0
0
4
5
6
10
t2
t4
t5
t1a,b
t6
t7
t8
t9
t3
SCK
LCDD7–
LCDD0
LC
FRM
M
相關(guān)PDF資料 |
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參數(shù)描述 |
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