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參數(shù)資料
| 型號： | EP1C4T100I6ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 28/104頁 |
| 文件大?。?/td> | 763K |
| 代理商： | EP1C4T100I6ES |
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2–22
Preliminary
Altera Corporation
January 2007
Cyclone Device Handbook, Volume 1
is not available in the true dual-port mode. Mixed-width configurations
are also possible, allowing different read and write widths.
Tables 2–3
and
2–4
summarize the possible M4K RAM block configurations.
When the M4K RAM block is configured as a shift register block, you can
create a shift register up to 4,608 bits (
w
×
m
×
n
).
Table 2–3. M4K RAM Block Configurations (Simple Dual-Port)
Read Port
Write Port
4K
×
1
v
v
v
v
v
v
2K
×
2
v
v
v
v
v
v
1K
×
4
v
v
v
v
v
v
512
×
8
v
v
v
v
v
v
256
×
16
v
v
v
v
v
v
128
×
32
v
v
v
v
v
v
512
×
9
256
×
18 128
×
36
4K
×
1
2K
×
2
1K
×
4
512
×
8
256
×
16
128
×
32
512
×
9
v
v
v
v
v
v
v
v
v
256
×
18
128
×
36
Table 2–4. M4K RAM Block Configurations (True Dual-Port)
Port A
Port B
4K
×
1
v
v
v
v
v
2K
×
2
v
v
v
v
v
1K
×
4
v
v
v
v
v
512
×
8
v
v
v
v
v
256
×
16
v
v
v
v
v
512
×
9
256
×
18
4K
×
1
2K
×
2
1K
×
4
512
×
8
256
×
16
512
×
9
v
v
v
v
256
×
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