參數(shù)資料
型號(hào)： EP1K30QI208-2N
廠商： Altera
文件頁(yè)數(shù)： 53/86頁(yè)
文件大?。?/td> 0K
描述： IC ACEX 1K FPGA 30K 208-PQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 144
系列： ACEX-1K®
LAB/CLB數(shù)： 216
邏輯元件/單元數(shù)： 1728
RAM 位總計(jì)： 24576
輸入/輸出數(shù)： 147
門數(shù)： 119000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
Altera Corporation
57
ACEX 1K Programmable Logic Device Family Data Sheet
D
e
ve
lo
pm
e
n
t
13
To
o
ls
Table 25. EAB Timing Macroparameters
Symbol
Parameter
Conditions
tEABAA
EAB address access delay
tEABRCCOMB
EAB asynchronous read cycle time
tEABRCREG
EAB synchronous read cycle time
tEABWP
EAB write pulse width
tEABWCCOMB
EAB asynchronous write cycle time
tEABWCREG
EAB synchronous write cycle time
tEABDD
EAB data-in to data-out valid delay
tEABDATACO
EAB clock-to-output delay when using output registers
tEABDATASU
EAB data/address setup time before clock when using input register
tEABDATAH
EAB data/address hold time after clock when using input register
tEABWESU
EAB WE setup time before clock when using input register
tEABWEH
EAB WE hold time after clock when using input register
tEABWDSU
EAB data setup time before falling edge of write pulse when not using input
registers
tEABWDH
EAB data hold time after falling edge of write pulse when not using input
registers
tEABWASU
EAB address setup time before rising edge of write pulse when not using
input registers
tEABWAH
EAB address hold time after falling edge of write pulse when not using input
registers
tEABWO
EAB write enable to data output valid delay
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PDF描述
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