參數(shù)資料
型號(hào)： EP1S20F484C5
廠商： Altera
文件頁數(shù)： 251/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計(jì)： 1669248
輸入/輸出數(shù)： 361
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
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1–14
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Enhanced PLLs
Stratix and Stratix GX devices can drive any enhanced PLL driven
through the global clock or regional clock network to any general I/O pin
as an external output clock. The jitter on the output clock is not
guaranteed for these cases.
Clock Feedback
The following three feedback modes in Stratix and Stratix GX device
enhanced PLLs allow multiplication and/or phase shifting:
■
Zero delay buffer: The external clock output pin is phase-aligned
with the clock input pin for zero delay. Altera recommends using the
same I/O standard on the input clock and the output clocks for
optimum performance.
■
External feedback: The external feedback input pin, FBIN, is phase-
aligned with the clock input, CLK, pin. Aligning these clocks allows
you to remove clock delay and skew between devices. This mode is
only possible for PLLs 5 and 6. PLLs 5 and 6 each support feedback
for one of the dedicated external outputs, either one single-ended or
one differential pair. In this mode, one encounter feeds back to the
PLL FBIN input, becoming part of the feedback loop.
■
Normal mode: If an internal clock is used in this mode, it is phase-
aligned to the input clock pin. The external clock output pin has a
phase delay relative to the clock input pin if connected in this mode.
■
No compensation: In this mode, the PLL does not compensate for
any clock networks or external clock outputs.
Table 1–7 shows which modes are supported by which PLL type.
Phase Shifting
Stratix and Stratix GX device enhanced PLLs provide advanced
programmable phase shifting. You set these parameters in the Quartus II
software.
Table 1–7. Clock Feedback Mode Availability
Clock Feedback Mode
Mode Available in
Enhanced PLLs
Fast PLLs
No compensation mode
Yes
Normal Mode
Yes
Zero delay buffer mode
Yes
No
External feedback mode
Yes
No
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PDF描述
445705-4 CONN D-SUB RCPT HSING 3C3 MIX
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204501-5 CONN D-SUB PLUG HD 15P SER 90
204501-6 CONN D-SUB PLUG HD 15P SER 90
445705-1 CONN D-SUB RCPT HSING 3C3 MIX
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP1S20F484C6 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C7 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F484C7N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I 1846 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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