參數(shù)資料
型號： EP1S20F672I7N
廠商： Altera
文件頁數(shù)： 255/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計： 1669248
輸入/輸出數(shù)： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
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1–18
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Enhanced PLLs
Figure 1–7. extclkena Signals
Programmable Bandwidth
Enhanced PLLs provide advanced control of the PLL bandwidth using
the programmable characteristics of the PLL loop, including loop filter
and charge pump.
Background
The PLL bandwidth is the measure of the PLLs ability to track the input
clock and jitter. It is determined by the
3-dB frequency of the closed-loop
gain in the PLL or approximately the unity gain point for open loop PLL
response. As Figure 1–8 shows, these points correspond to approximately
the same frequency.
COUNTER
OUTPUT
CLKENA
CLKOUT
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