參數(shù)資料
型號： EP1S25F1508C6ES
廠商： Altera Corporation
英文描述： Stratix Device Family Data Sheet
中文描述： Stratix系列器件數(shù)據(jù)手冊
文件頁數(shù)： 16/290頁
文件大小： 3559K
代理商： EP1S25F1508C6ES
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Section I–6
Altera Corporation
Stratix Device Family Data Sheet
Stratix Device Handbook, Volume 1
4
●
Updated
Table 4–123 on page 4–85
through
Table 4–126 on
page 4–92
.
Updated Note 3 in
Table 4–123 on page 4–85
.
Table 4–125 on page 4–88
: moved to correct order in chapter, and
updated table.
Updated
Table 4–126 on page 4–92
.
Updated
Table 4–127 on page 4–94
.
Updated
Table 4–128 on page 4–95
.
●
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●
April 2004, v3.0
●
Table 4–129 on page 4–96
: updated table and added Note 10.
Updated
Table 4–131
and
Table 4–132 on page 4–100
.
Updated
Table 4–110 on page 4–74
.
Updated
Table 4–123 on page 4–85
.
Updated
Table 4–124 on page 4–87
. through
Table 4–126 on
page 4–92
.
Added Note 10 to
Table 4–129 on page 4–96
.
Moved
Table 4–127 on page 4–94
to correct order in the chapter.
Updated
Table 4–131 on page 4–100
through
Table 4–132 on
page 4–100
.
Deleted t
XZ
and t
ZX
from
Figure 4–4
.
Waveform was added to
Figure 4–6
.
The minimum and maximum duty cycle values in Note 3 of
Table 4–8
were moved to a new
Table 4–9
.
Changes were made to values in SSTL-3 Class I and II rows in
Table 4–17
.
Note 1 was added to
Table 4–34
.
Added t
SU_R
and t
SU_C
rows in
Table 4–38
.
Changed
Table 4–55
title from “EP1S10 Column Pin Fast Regional
Clock External I/O Timing Parameters” to “EP1S10 External I/O
Timing on Column Pins Using Fast Regional Clock Networks.”
Changed values in
Tables 4–46
,
4–48
to
4–51
,
4–128
, and
4–131
.
Added t
ARESET
row in
Tables 4–127
to
4–132
.
Deleted -5 Speed Grade column in
Tables 4–117
to
4–119
and
4–122
to
4–123
.
Fixed differential waveform in
Figure 4–1
.
Added
“Definition of I/O Skew”
section.
Added t
SU
and t
CO_C
rows and made changes to values in t
PRE
and
t
CLKHL
rows in Table
4–46
.
Values changed in the t
SU
and t
H
rows in
Table 4–47
.
Values changed in the t
M4KCLKHL
row in
Table 4–49
.
Values changed in the t
MRAMCLKHL
row in
Table 4–50
.
Added
Table 4–51
to
“Internal Timing Parameters”
section.
The timing information is preliminary in
Tables 4–55
through
4–96
.
Table 4–111
was separated into 3 tables:
Tables 4–111
to
4–113
.
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November 2003, v2.2
●
Updated
Tables 4–127
through
4–129
.
Chapter
Date/Version
Changes Made
相關(guān)PDF資料
PDF描述
EP1S30F1508C6ES Stratix Device Family Data Sheet
EP1S40F1508C6ES Stratix Device Family Data Sheet
EP1S80F1508C6ES Stratix Device Family Data Sheet
EP1S40 Replaced by PTN78060W :
EP1S60 Replaced by PTN78060W :
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S25F1508C7ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S25F1508I5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S25F1508I6ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S25F1508I7ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S25F672C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 473 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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