參數(shù)資料
型號： EP1S25F672C8N
廠商： Altera
文件頁數(shù)： 426/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 672-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計： 1944576
輸入/輸出數(shù)： 473
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應商設備封裝： 672-BGA（27x27）
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5–10
Altera Corporation
Stratix Device Handbook, Volume 2
July 2005
Principles of SERDES Operation
Figure 5–6. Transmitter Timing Diagram
Transmitter Clock Output
Different applications and protocols call for various clocking schemes.
Some applications require you to center-align the rising or falling clock
edge with the data. Other applications require a divide version of the
transmitted clock, or the clock and data to be at the same high-speed
frequency. The Stratix device transmitter clock output is versatile and
easily programmed for all such applications.
Stratix devices transmit data using the source-synchronous scheme,
where the clock is transmitted along with the serialized data to the
receiving device. Unlike APEXTM 20KE and APEX II devices, Stratix
devices do not have a fixed transmitter clock output pin. The Altera
Quartus II software generates the transmitter clock output by using a fast
clock to drive a transmitter dataout channel. Therefore, you can place
the transmitter clock pair close to the data channels, reducing clock-to-
data skew and increasing system margins. This approach is more flexible,
as any channel can drive a clock, not just specially designated clock pins.
Divided-Down Transmitter Clock Output
You can divide down the high-frequency clock by 2, 4, 8, or 10, depending
on the system requirements. The various options allow Stratix devices to
accommodate many different types of protocols. The divided-down clock
is generated by an additional transmitting data channel.
TXLOADEN
Internal
×1 clock
Internal
×10 clock
Receiver
data input
n – 1
n – 0
9
8
7
6
5
4
3
2
1
0
相關PDF資料
PDF描述
EP2AGX65DF25C6N IC ARRIA II GX FPGA 65K 572FBGA
ABB80DHFR CONN EDGECARD 160POS .050 SMD
A42MX36-1BG272I IC FPGA MX SGL CHIP 54K 272-PBGA
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參數(shù)描述
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EP1S25F672I7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 473 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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