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參數(shù)資料
| 型號(hào)： | EP1S25F672I7N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 5/864頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計(jì)： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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2–78
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
PLLs & Clock Networks
Figure 2–45. EP1S30 Device Fast Regional Clock Pin Connections to Fast
Regional Clocks
Notes to Figure 2–45:
(1)
This is a set of two multiplexers.
(2)
In addition to the FCLK pin inputs, there is also an input from the I/O interconnect.
Combined Resources
Within each region, there are 22 distinct dedicated clocking resources
consisting of 16 global clock lines, four regional clock lines, and two fast
regional clock lines. Multiplexers are used with these clocks to form eight
bit busses to drive LAB row clocks, column IOE clocks, or row IOE clocks.
Another multiplexer is used at the LAB level to select two of the eight row
clocks to feed the LE registers within the LAB. See Figure 2–46.
fclk[1..0]
FCLK4
FCLK5
FCLK2
FCLK3
FCLK6
FCLK7
FCLK0
FCLK1
(1), (2)
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