參數(shù)資料
型號： EP1S25F780C7
廠商： Altera
文件頁數(shù)： 16/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 780-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產品變化通告： Package Height Change 03/March/2008
標準包裝： 18
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計： 1944576
輸入/輸出數(shù)： 597
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應商設備封裝： 780-FBGA（29x29）
其它名稱： 544-1122
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2–88
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
PLLs & Clock Networks
Clock Multiplication & Division
Each Stratix device enhanced PLL provides clock synthesis for PLL
output ports using m/(n × post-scale counter) scaling factors. The input
clock is divided by a pre-scale divider, n, and is then multiplied by the m
feedback factor. The control loop drives the VCO to match fIN × (m/n).
Each output port has a unique post-scale counter that divides down the
high-frequency VCO. For multiple PLL outputs with different
frequencies, the VCO is set to the least common multiple of the output
frequencies that meets its frequency specifications. Then, the post-scale
dividers scale down the output frequency for each output port. For
example, if output frequencies required from one PLL are 33 and 66 MHz,
set the VCO to 330 MHz (the least common multiple in the VCO’s range).
There is one pre-scale counter, n, and one multiply counter, m, per PLL,
with a range of 1 to 512 on each. There are two post-scale counters (l) for
regional clock output ports, four counters (g) for global clock output
ports, and up to four counters (e) for external clock outputs, all ranging
from 1 to 1024 with a 50% duty cycle setting. The post-scale counters
range from 1 to 512 with any non-50% duty cycle setting. The Quartus II
software automatically chooses the appropriate scaling factors according
to the input frequency, multiplication, and division values entered.
Clock Switchover
To effectively develop high-reliability network systems, clocking schemes
must support multiple clocks to provide redundancy. For this reason,
Stratix device enhanced PLLs support a flexible clock switchover
capability. Figure 2–53 shows a block diagram of the switchover
circuit.The switchover circuit is configurable, so you can define how to
implement it. Clock-sense circuitry automatically switches from the
primary to secondary clock for PLL reference when the primary clock
signal is not present.
相關PDF資料
PDF描述
VI-B5Z-CU-F4 CONVERTER MOD DC/DC 2V 80W
ACC30DRYI-S734 CONN EDGECARD 60POS DIP .100 SLD
GBB80DHAN CONN EDGECARD 160PS R/A .050 SLD
M24308/24-53F CONN D-SUB PLUG 50POS R/A GOLD
RCB60DHAT-S621 EDGECARD 120POS DIP R/A .050 SLD
相關代理商/技術參數(shù)
參數(shù)描述
EP1S25F780C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S30 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S30B1508C5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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